JPH01185966A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01185966A JPH01185966A JP63011342A JP1134288A JPH01185966A JP H01185966 A JPH01185966 A JP H01185966A JP 63011342 A JP63011342 A JP 63011342A JP 1134288 A JP1134288 A JP 1134288A JP H01185966 A JPH01185966 A JP H01185966A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- digit
- line
- capacitance
- digit lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体記憶装置、特にスタティック型の記憶セ
ルを有する半導体記憶装置に関する。
ルを有する半導体記憶装置に関する。
一般に、スタティック型記憶装置では、第３図に回路図
を示すように、転送用ＭＯＳトランジスタＴ＋、Ｔｚ
と、駆動用ＭＯＳトランジスタＴ３゜Ｔ４と、負荷抵抗
Ｒ，Ｒで記憶セル３１が構成されている。そして、転送
用ＭＯ３Ｉ−ランジスタＴ＋、Ｔｚの各ゲートをワード
線３２に接続し、ソース・ドレインの各一方をディジッ
ト線３３゜３４に接続している。
を示すように、転送用ＭＯＳトランジスタＴ＋、Ｔｚ
と、駆動用ＭＯＳトランジスタＴ３゜Ｔ４と、負荷抵抗
Ｒ，Ｒで記憶セル３１が構成されている。そして、転送
用ＭＯ３Ｉ−ランジスタＴ＋、Ｔｚの各ゲートをワード
線３２に接続し、ソース・ドレインの各一方をディジッ
ト線３３゜３４に接続している。
第４図はそのレイアウトパターンを示しており、第３図
と同一の部分には同一の符号をつけている。
と同一の部分には同一の符号をつけている。
なお、ここではワード線３２は転送用ＭＯＳトランジス
タＴ、、Ｔ、のゲート電極と一体に多結晶シリコンで構
成し、ディジット線３３．３４はアルミニウム配線で構
成している。
タＴ、、Ｔ、のゲート電極と一体に多結晶シリコンで構
成し、ディジット線３３．３４はアルミニウム配線で構
成している。
なお、図中３５はフィールド酸化膜と拡散層領域の境界
、３７．３８は多結晶シリコンで形成された駆動用ＭＯ
ＳトランジスタＴ ｓ 、 Ｔ ４のゲート電極、３
９．４０は転送用ＭＯＳトランジスタＴ ｚ 、 Ｔ
１ の拡散層を前記ゲート電極３８．３７に接続するた
めのコンタクト、４１．４２は転送用ＭＯＳトランジス
タＴ、： Ｔ、の拡散層とディジット線３３．３４を接
続するためのコンタクトである。また、第３図における
負荷抵抗Ｒは第４図においては省略しであるが、通常で
はコンタクト３９．４０を開けた後に負荷抵抗用の多結
晶シリコンを形成しパターニングしている。
、３７．３８は多結晶シリコンで形成された駆動用ＭＯ
ＳトランジスタＴ ｓ 、 Ｔ ４のゲート電極、３
９．４０は転送用ＭＯＳトランジスタＴ ｚ 、 Ｔ
１ の拡散層を前記ゲート電極３８．３７に接続するた
めのコンタクト、４１．４２は転送用ＭＯＳトランジス
タＴ、： Ｔ、の拡散層とディジット線３３．３４を接
続するためのコンタクトである。また、第３図における
負荷抵抗Ｒは第４図においては省略しであるが、通常で
はコンタクト３９．４０を開けた後に負荷抵抗用の多結
晶シリコンを形成しパターニングしている。
上述した従来の半導体記憶装置は、第４図に示したよう
にワード線３２を多結晶シリコンで形成し、ディジット
線３３．３４をアルミニウムで形成している。このため
、ワード線３２は遠端までいくと抵抗が大きくなり、か
なりの信号遅が生じる。このため、従来ではワード線が
短（なるように記憶セルを設計しているのが標準的であ
る。しかし、日経エレクトロニスク（１９８３３，９，
２６）に報告されているように、第５図に示す記憶セル
のワード分割方式が使われると、活性化されるワード線
の長さを短くでき、ワード線の遅れの問題は解決が可能
とされている。
にワード線３２を多結晶シリコンで形成し、ディジット
線３３．３４をアルミニウムで形成している。このため
、ワード線３２は遠端までいくと抵抗が大きくなり、か
なりの信号遅が生じる。このため、従来ではワード線が
短（なるように記憶セルを設計しているのが標準的であ
る。しかし、日経エレクトロニスク（１９８３３，９，
２６）に報告されているように、第５図に示す記憶セル
のワード分割方式が使われると、活性化されるワード線
の長さを短くでき、ワード線の遅れの問題は解決が可能
とされている。
一方、ディジット線３３．３４はアルミニウムで形成さ
れているため配線抵抗による遅れの影響は少ないが、最
近の記憶容量の増加に伴って１本のディジット線に接続
される記憶セルの数が５１２〜１０２４個のように増加
されてくると、配線における容量が大きくなり、この容
量によるディジット線の遠端での遅れが問題になる。特
に、従来では第４図のレイアウトパターンから判るよう
に、ディジット線３４．３３が駆動用ＭＯＳトランジス
タＴ ｓ 、 Ｔ ａの各ゲート電極３７．３８上に
延設されているため、第６図（ａ）のように、ディジッ
ト線容量が比較的大きくなる要因を含んでいる。
れているため配線抵抗による遅れの影響は少ないが、最
近の記憶容量の増加に伴って１本のディジット線に接続
される記憶セルの数が５１２〜１０２４個のように増加
されてくると、配線における容量が大きくなり、この容
量によるディジット線の遠端での遅れが問題になる。特
に、従来では第４図のレイアウトパターンから判るよう
に、ディジット線３４．３３が駆動用ＭＯＳトランジス
タＴ ｓ 、 Ｔ ａの各ゲート電極３７．３８上に
延設されているため、第６図（ａ）のように、ディジッ
ト線容量が比較的大きくなる要因を含んでいる。
また、この容量の増大によって駆動するための大きなサ
イズのトランジスタが必要となりチップサイズの大型化
を招くという問題も生じている。
イズのトランジスタが必要となりチップサイズの大型化
を招くという問題も生じている。
本発明はディジット線における容量を低減し、遠端での
遅れを解消するとともに、駆動用トランジスタの小型化
を可能にする半導体記憶装置を提供することを目的とし
ている。
遅れを解消するとともに、駆動用トランジスタの小型化
を可能にする半導体記憶装置を提供することを目的とし
ている。
本発明の半導体記憶装置は、スタティック型の記憶セル
に接続されるワード線を可及的に短く形成するとともに
、同様に記憶セルに接続されるディジット線を駆動用Ｍ
ＯＳトランジスタのゲート電極上には配設せず、かつ前
記ワード線の長さより短くした構成としている。
に接続されるワード線を可及的に短く形成するとともに
、同様に記憶セルに接続されるディジット線を駆動用Ｍ
ＯＳトランジスタのゲート電極上には配設せず、かつ前
記ワード線の長さより短くした構成としている。
〔作用］
上述した構成の半導体記憶装置では、ディジット線が短
く、しかも駆動用ＭＯＳトランジスタのゲート電極上に
は配設されないため、ディジット線における容量を低減
し、容量が原因とされる遠端での遅れや駆動用トランジ
スタの大型化を解消する。
く、しかも駆動用ＭＯＳトランジスタのゲート電極上に
は配設されないため、ディジット線における容量を低減
し、容量が原因とされる遠端での遅れや駆動用トランジ
スタの大型化を解消する。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例のレイアウトパターン図で
ある。図において、符号１は記憶セルの一単位領域を示
し、この記憶セル領域が複数個配列され、これらをワー
ド線２．ディジット線３゜４ （３’、４’ ）で接続
した構成となっている。
ある。図において、符号１は記憶セルの一単位領域を示
し、この記憶セル領域が複数個配列され、これらをワー
ド線２．ディジット線３゜４ （３’、４’ ）で接続
した構成となっている。
ここではワード線２を２個の記憶セルに共通させた例を
示している。
示している。
ここで、転送用ＭＯＳ）ランジスタＴ、、Ｔ。
と駆動用ＭＯＳトランジスタＴ、、Ｔ４は拡散層とフィ
ールド酸化膜の境界５で示されており、−体化された転
送用ＭＯＳトランジスタのゲート電極６と、各駆動用Ｍ
ＯＳトランジスタのゲート電極７．８を夫々多結晶シリ
コンで形成している。
ールド酸化膜の境界５で示されており、−体化された転
送用ＭＯＳトランジスタのゲート電極６と、各駆動用Ｍ
ＯＳトランジスタのゲート電極７．８を夫々多結晶シリ
コンで形成している。
そして、駆動用ＭＯＳトランジスタＴ、、Ｔ、のゲート
電極７．８と、転送用ＭＯＳトランジスタＴ、、Ｔ、の
拡散層との接続コンタクト１０．９には負荷抵抗Ｒ（図
示せず）を接続させている。
電極７．８と、転送用ＭＯＳトランジスタＴ、、Ｔ、の
拡散層との接続コンタクト１０．９には負荷抵抗Ｒ（図
示せず）を接続させている。
また、前記ワード線２はタングステンシリサイド又はア
ルミニウム等の低抵抗配線で形成され、ディジット線３
．４ （３’、４’ ）は同様にアルミニウム配線で形
成されている。そして、コンタクト１１において転送用
ＭＯＳトランジスタＴＩ。
ルミニウム等の低抵抗配線で形成され、ディジット線３
．４ （３’、４’ ）は同様にアルミニウム配線で形
成されている。そして、コンタクト１１において転送用
ＭＯＳトランジスタＴＩ。
Ｔ２のゲート電極６とワード線２を接続し、コンタクト
１２．１３においてディジット線３．４と転送用ＭＯＳ
）ランジスタＴ、、Ｔ、の各拡散層を接続している。
１２．１３においてディジット線３．４と転送用ＭＯＳ
）ランジスタＴ、、Ｔ、の各拡散層を接続している。
図に示す通り駆動用ＭＯＳトランジスタの頭上を通って
いない。
いない。
このレイアウトパターンによれば、１個の記憶セルにお
いてワード線２の長さに比べてディジット線３．４は短
く形成され、しかもディジット線３．４は駆動用トラン
ジスタＴ１．Ｔ、のゲート電極７．８上を通ってはいな
い。このため、その断面構造は第６図（ｂ）のようにな
り、この構造では第６図（ａ）に示した従来構造に比較
してディジット線における容量が低減されることは明ら
かである。
いてワード線２の長さに比べてディジット線３．４は短
く形成され、しかもディジット線３．４は駆動用トラン
ジスタＴ１．Ｔ、のゲート電極７．８上を通ってはいな
い。このため、その断面構造は第６図（ｂ）のようにな
り、この構造では第６図（ａ）に示した従来構造に比較
してディジット線における容量が低減されることは明ら
かである。
なお、第６図において２１は半導体基板、２２はフィー
ルド酸化膜、２３は眉間絶縁膜、２４はゲート酸化膜で
ある。
ルド酸化膜、２３は眉間絶縁膜、２４はゲート酸化膜で
ある。
第２図は本発明の第２実施例のレイアウトパターン図で
ある。図において２．２′はタングステンシリサイド又
はアルミニウムによる低抵抗のワード線であり、仮に２
がＮ番目のワード線とした場合、２′はＮ＋１番目のワ
ード線を示している。
ある。図において２．２′はタングステンシリサイド又
はアルミニウムによる低抵抗のワード線であり、仮に２
がＮ番目のワード線とした場合、２′はＮ＋１番目のワ
ード線を示している。
ここでは、２個の記憶セルにおいてディジット線３．４
を共通に用いた場合の例である。
を共通に用いた場合の例である。
このレイアウトパターンによっても、ディジット線３．
４が駆動用ＭＯＳトランジスタＴ３．Ｔ。
４が駆動用ＭＯＳトランジスタＴ３．Ｔ。
のゲート電極７．８上には延設されておらず、ディジッ
ト線における容量を低減できる。
ト線における容量を低減できる。
〔発明の効果］
以上説明したように本発明は、ワード線を可及的に短く
形成するとともに、ディジット線を駆動用ＭｏＳトラン
ジスタのゲート電極上には配設せず、かつワード線の長
さより短くしているので、ディジット線における容量を
低減し、ディジット線の遠端での遅れを解消し、かつ大
きな容量を駆動するための大寸法のトランジスタを不要
にしてチップサイズを小さくできる効果がある。
形成するとともに、ディジット線を駆動用ＭｏＳトラン
ジスタのゲート電極上には配設せず、かつワード線の長
さより短くしているので、ディジット線における容量を
低減し、ディジット線の遠端での遅れを解消し、かつ大
きな容量を駆動するための大寸法のトランジスタを不要
にしてチップサイズを小さくできる効果がある。
第１図は本発明の第１実施例のレイアウトパターン図、
第２図は本発明の第２実施例のレイアウトパターン図、
第３図はスタティック型メモリセルの回路図、第４図は
従来のレイアウトパターン図、第５図はワード分割方式
の一部の回路図、第６図（ａ）は従来構造における記憶
セルの断面図、第６図（ｂ）は本発明構造における記憶
セルの断面図である。 １．３１・・・記憶セル、２．２’、３２・・・ワード
線、３．３’、４．４’、３３．３４・・・ディジット
線、５．３５・・・拡散層の境界、６・・・転送用ＭＯ
Ｓトランジスタのゲート電極、７，８，３７．３８・・
・駆動用ＭＯＳトランジスタのゲート電極、９，１０゜
１１．１２，３９，４０，４１．４２・・・コンタクト
、２１・・・半導体基板、２２・・・フィールド酸化膜
、２３・・・層間絶縁膜、２４・・・ゲート酸化膜、Ｔ
、。 Ｔ２・・・転送用ＭＯ３Ｉ−ランジスタ、Ｔ、、Ｔ、・
・・駆動用トランジスタ。 第３図 第４図
第２図は本発明の第２実施例のレイアウトパターン図、
第３図はスタティック型メモリセルの回路図、第４図は
従来のレイアウトパターン図、第５図はワード分割方式
の一部の回路図、第６図（ａ）は従来構造における記憶
セルの断面図、第６図（ｂ）は本発明構造における記憶
セルの断面図である。 １．３１・・・記憶セル、２．２’、３２・・・ワード
線、３．３’、４．４’、３３．３４・・・ディジット
線、５．３５・・・拡散層の境界、６・・・転送用ＭＯ
Ｓトランジスタのゲート電極、７，８，３７．３８・・
・駆動用ＭＯＳトランジスタのゲート電極、９，１０゜
１１．１２，３９，４０，４１．４２・・・コンタクト
、２１・・・半導体基板、２２・・・フィールド酸化膜
、２３・・・層間絶縁膜、２４・・・ゲート酸化膜、Ｔ
、。 Ｔ２・・・転送用ＭＯ３Ｉ−ランジスタ、Ｔ、、Ｔ、・
・・駆動用トランジスタ。 第３図 第４図
Claims (1)
- １、夫々２個の駆動用ＭＯＳトランジスタ、転送用ＭＯ
Ｓトランジスタ及び負荷抵抗でスタティック型の記憶セ
ルを構成し、これらをワード線及びディジット線で接続
した半導体記憶装置において、前記ワード線を可及的に
短く形成するとともに、前記ディジット線を駆動用ＭＯ
Ｓトランジスタのゲート電極上には配設せず、かつ前記
ワード線の長さより短くしたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011342A JPH01185966A (ja) | 1988-01-21 | 1988-01-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011342A JPH01185966A (ja) | 1988-01-21 | 1988-01-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185966A true JPH01185966A (ja) | 1989-07-25 |
Family
ID=11775361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011342A Pending JPH01185966A (ja) | 1988-01-21 | 1988-01-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359804B2 (en) | 1998-04-16 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory cell formed in an n-well and p-well |
-
1988
- 1988-01-21 JP JP63011342A patent/JPH01185966A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359804B2 (en) | 1998-04-16 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory cell formed in an n-well and p-well |
| KR100347685B1 (ko) * | 1998-04-16 | 2002-09-18 | 미쓰비시덴키 가부시키가이샤 | 스테틱 반도체 기억 장치 |
| US6657885B2 (en) | 1998-04-16 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device |
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