JPH0799255A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0799255A
JPH0799255A JP5232155A JP23215593A JPH0799255A JP H0799255 A JPH0799255 A JP H0799255A JP 5232155 A JP5232155 A JP 5232155A JP 23215593 A JP23215593 A JP 23215593A JP H0799255 A JPH0799255 A JP H0799255A
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misfet
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load
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和重 佐藤
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    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
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Abstract

(57)【要約】 【目的】 ＳＲＡＭのメモリセルの高集積化と動作信頼
性の確保とを両立させる技術を提供する。 【構成】 ＳＲＡＭのメモリセルの導電層を構成するゲ
ート電極７，８，９、電源電圧線１０、基準電圧線１
３、局所配線Ｌ1,Ｌ2 および相補性データ線（第１デー
タ線Ｄ1 および第２データ線Ｄ2)のそれぞれを異なる導
電層に形成する。また、局所配線Ｌ1,Ｌ2 とその下層の
基準電圧線１３とを互いに交差するように配置し、この
交差領域に容量（Ｃｓ）を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＳＲＡＭ(Static Random Access Memory)
を有する半導体集積回路装置に適用して有効な技術に関
する。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、相
補性データ線とワード線との交差部にフリップフロップ
回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Sem
iconductor Field Effect Transistor) とで構成された
メモリセルを備えている。
【０００３】上記メモリセルのフリップフロップ回路
は、情報蓄積部として構成され、１ビットの情報を記憶
する。このフリップフロップ回路は、一例として一対の
ＣＭＯＳインバータで構成される。ＣＭＯＳインバータ
のそれぞれは、ｎチャネル型の駆動用ＭＩＳＦＥＴとｐ
チャネル型の負荷用ＭＩＳＦＥＴとで構成される。ま
た、転送用ＭＩＳＦＥＴはｎチャネル型で構成される。
【０００４】上記のような６個のＭＩＳＦＥＴで構成さ
れたＳＲＡＭのメモリセルの等価回路図を図３６に示
す。
【０００５】図示のように、一方のＣＭＯＳインバータ
（ＩＮＶ1)は、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩ
ＳＦＥＴＱｐ1 とで構成され、他方のＣＭＯＳインバー
タ（ＩＮＶ2)は、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用Ｍ
ＩＳＦＥＴＱｐ2 とで構成される。この一対のＣＭＯＳ
インバータ（ＩＮＶ1,ＩＮＶ2)の相互の入出力端子間
は、一対の配線（以下、局所配線という）Ｌ1,Ｌ2 を介
して交差結合し、フリップフロップ回路を構成する。フ
リップフロップ回路の一端は電源電圧（ＶCC) に接続さ
れ、他端は基準電圧（ＶSS) に接続される。
【０００６】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータ（ＩＮＶ1)の出力ノード（Ａ）が高電位
（“Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2 が
ＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ2)
の出力ノード（Ｂ）が低電位（“Ｌ”）になる。従っ
て、駆動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、出力ノ
ード（Ａ）の高電位（“Ｈ”）が保持される。すなわ
ち、一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)を交
差接合させたラッチ回路によって相互のノードの状態が
保持され、電源電圧が印加されている間、情報が保存さ
れる。
【０００７】転送用ＭＩＳＦＥＴＱｔ1 のソース領域、
ドレイン領域の一方は上記フリップフロップ回路の一方
（ＣＭＯＳインバータ（ＩＮＶ1)) の入出力端子に接続
され、他方は相補性データ線の一方（第１データ線Ｄ1)
に接続される。転送用ＭＩＳＦＥＴＱｔ2 のソース領
域、ドレイン領域の一方はフリップフロップ回路の他方
（ＣＭＯＳインバータ（ＩＮＶ2)) の入出力端子に接続
され、他方は相補性データ線の他方（第２データ線Ｄ2)
に接続される。
【０００８】上記２個の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 のそれぞれのゲート電極にはワード線ＷＬが接続さ
れ、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 の導通、非導通が制御される。すなわち、ワー
ド線ＷＬが高電位（“Ｈ”）であるときは、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 がＯＮになり、ラッチ回路と相補
性データ線とが電気的に接続されるので、ノード（Ａ）
とノード（Ｂ）の電位状態（“Ｈ”または“Ｌ”）が相
補性データ線に現れ、メモリセルの情報として読み出さ
れる。また、これとは逆に相補性データ線の電位を強制
的にノード（Ａ）とノード（Ｂ）に与えることもでき
る。
【０００９】図３７は、上記等価回路図で示されるＳＲ
ＡＭのメモリセルの平面構造（パターンレイアウト）の
１例である。
【００１０】メモリセルを構成する６個のＭＩＳＦＥ
Ｔ、すなわち転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2 のうち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 は、ワード線ＷＬと一体に構成された共通のゲート電
極５０を有している。このゲート電極５０（ワード線Ｗ
Ｌ）は、通常、多結晶シリコン膜（または多結晶シリコ
ン膜と高融点金属シリサイド膜との積層膜であるポリサ
イド膜）で構成される。
【００１１】フリップフロップ回路の一方のＣＭＯＳイ
ンバータ（ＩＮＶ1)を構成する駆動用ＭＩＳＦＥＴＱｄ
1 および負荷用ＭＩＳＦＥＴＱｐ1 は、共通のゲート電
極５１を有している。また、他方のＣＭＯＳインバータ
（ＩＮＶ2)を構成する駆動用ＭＩＳＦＥＴＱｄ2 および
負荷用ＭＩＳＦＥＴＱｐ2 は、共通のゲート電極５２を
有している。これらのゲート電極５１，５２と、前記転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極５０（ワー
ド線ＷＬ）とは、同一の工程で形成した同一の多結晶シ
リコン膜（またはポリサイド膜）で構成される。
【００１２】上記ゲート電極５０，５１，５２の上層に
は、電源電圧線５３、基準電圧線５４および一対のＣＭ
ＯＳインバータ（ＩＮＶ1,ＩＮＶ2)の相互の入出力端子
間を接続する一対の局所配線Ｌ1,Ｌ2 が配置される。電
源電圧線５３、基準電圧線５４および一対の局所配線Ｌ
1,Ｌ2 は、同一の工程で形成した同一の金属膜（アルミ
ニウム合金、タングステンなど）で構成される。
【００１３】上記電源電圧線５３は、接続孔５５，５５
を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれの
ソース領域に接続され、基準電圧線５４は、接続孔５
６，５６を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそ
れぞれのソース領域に接続される。一方の局所配線Ｌ2
の一端は、接続孔５７を通じて負荷用ＭＩＳＦＥＴＱｐ
2 のドレイン領域に接続され、他端は接続孔５８を通じ
て駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域 (転送用Ｍ
ＩＳＦＥＴＱｔ2 のソース領域、ドレイン領域の一方）
と駆動用ＭＩＳＦＥＴＱｄ1(負荷用ＭＩＳＦＥＴＱｐ1)
のゲート電極５１とにそれぞれ接続される。また、他方
の局所配線Ｌ1 の一端は、接続孔５９を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ1 のドレイン領域と駆動用ＭＩＳＦＥＴ
Ｑｄ2(負荷用ＭＩＳＦＥＴＱｐ2)のゲート電極５２とに
それぞれ接続され、他端は接続孔６０を通じて駆動用Ｍ
ＩＳＦＥＴＱｄ1 のドレイン領域 (転送用ＭＩＳＦＥＴ
Ｑｔ1 のソース領域、ドレイン領域の一方）に接続され
る。
【００１４】上記電源電圧線５３、基準電圧線５４およ
び局所配線Ｌ1,Ｌ2 の上層には、第２層目の金属膜（ア
ルミニウム合金、タングステンなど）で構成された一対
の相補性データ線（第１データ線Ｄ1 および第２データ
線Ｄ2)が配置される。第１データ線Ｄ1 は、接続孔６１
およびパッド層６２のそれぞれを介して転送用ＭＩＳＦ
ＥＴＱｔ1 のソース領域、ドレイン領域の他方に接続さ
れ、第２データ線Ｄ2は、接続孔６３およびパッド層６
２のそれぞれを介して転送用ＭＩＳＦＥＴＱｔ2 のソー
ス領域、ドレイン領域の他方に接続される。なお、パッ
ド層６２は、前記電源電圧線５３、基準電圧線５４およ
び局所配線Ｌ1,Ｌ2 と同じ第１層目の金属膜で構成され
る。
【００１５】このように、上記ＳＲＡＭは、メモリセル
を構成する６個のＭＩＳＦＥＴのそれぞれのゲート電極
を半導体基板上に形成した第１層目の多結晶シリコン膜
（またはポリサイド膜）で構成し、電源電圧線、基準電
圧線および一対の局所配線をこの多結晶シリコン膜（ま
たはポリサイド膜）上に形成した第１層目の金属膜で構
成し、一対の相補性データ線をこの金属膜上に形成した
第２層目の金属膜で構成している。
【００１６】
【発明が解決しようとする課題】本発明者の検討によれ
ば、前述したＳＲＡＭは、メモリセルの高集積化を促進
する上で限界がある。
【００１７】すなわち、前記ＳＲＡＭのメモリセルは、
電源電圧線、基準電圧線および局所配線のそれぞれを同
一の導電層（第１層目の金属膜）で構成している。その
ため、メモリセルの高集積化を図ろうとすると、その時
点での微細加工技術の限界までしかこれらのレイアウト
間隔（図３７に示すｔ1,ｔ2,ｔ3)を縮小することができ
ないので、この間隔（ｔ1,ｔ2,ｔ3)によってメモリセル
の微細化が規定されてしまうという問題がある。
【００１８】また、前記のＳＲＡＭは、メモリセルの高
集積化と動作信頼性の確保とを両立させることが困難で
ある。
【００１９】一般に、ＳＲＡＭのメモリセルは、その情
報を一対のＣＭＯＳインバータのそれぞれの出力ノード
に蓄積するので、情報を安定に保持し、動作信頼性を確
保する観点からは、出力ノードに付加される容量（Ｃ
ｓ）を大きくして蓄積電荷量の増大を図ることが不可欠
であり、特に、前述したＳＲＡＭの場合は、出力ノード
に接続される局所配線とその上下の導電層との間に形成
される容量が問題となる。
【００２０】ところが、前記ＳＲＡＭの場合、局所配線
との間で容量を形成し得る他の導電層は駆動用ＭＩＳＦ
ＥＴ（負荷用ＭＩＳＦＥＴ）のゲート電極のみであるた
め、容量の増大を図るためには、局所配線と交差する領
域（図３８の網掛けパターンで示す領域）のゲート電極
（５１，５２）の面積を大きくしなければならない。し
かし、ゲート電極の面積増大は、すなわちメモリセルの
面積増大を意味するため、前記ＳＲＡＭは、メモリセル
の微細化と容量の増大とを両立させることができない。
【００２１】本発明の目的は、ＳＲＡＭのメモリセルの
高集積化を実現することのできる技術を提供することに
ある。
【００２２】本発明の他の目的は、ＳＲＡＭのメモリセ
ルの高集積化と動作信頼性の確保とを両立させることの
できる技術を提供することにある。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【００２５】請求項１記載のＳＲＡＭは、半導体基板の
主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負
荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれ
のゲート電極を構成し、前記第１導電膜の上層に形成し
た第２導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に
接続される電源電圧線を構成し、前記第２導電膜の上層
に形成した第３導電膜で前記駆動用ＭＩＳＦＥＴのソー
ス領域に接続される基準電圧線を構成し、前記第３導電
膜の上層に形成した第４導電膜で一対のＣＭＯＳインバ
ータの相互の入出力端子間を接続する一対の局所配線を
構成し、前記基準電圧線と前記一対の局所配線とを互い
に交差するように配置する。
【００２６】請求項５記載のＳＲＡＭは、半導体基板の
主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負
荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれ
のゲート電極を構成し、前記第１導電膜の上層に形成し
た第２導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に
接続される基準電圧線を構成し、前記第２導電膜の上層
に形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのソー
ス領域に接続される電源電圧線を構成し、前記第３導電
膜の上層に形成した第４導電膜で一対のＣＭＯＳインバ
ータの相互の入出力端子間を接続する一対の局所配線を
構成し、前記電源電圧線と前記一対の局所配線とを互い
に交差するように配置する。
【００２７】請求項７記載のＳＲＡＭは、半導体基板の
主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負
荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれ
のゲート電極を構成し、前記第１導電膜の上層に形成し
た第２導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に
接続される基準電圧線を構成し、前記第２導電膜の上層
に形成した第３導電膜で一対のＣＭＯＳインバータの相
互の入出力端子間を接続する一対の局所配線を構成し、
前記第３導電膜の上層に形成した第４導電膜で前記負荷
用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を
構成し、前記基準電圧線と前記一対の局所配線および前
記電源電圧線と前記一対の局所配線のそれぞれを互いに
交差するように配置する。
【００２８】請求項８記載のＳＲＡＭは、半導体基板の
主面上に形成した第１導電膜で駆動用ＭＩＳＦＥＴ、負
荷用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴのそれぞれ
のゲート電極を構成し、前記第１導電膜の上層に形成し
た第２導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に
接続される電源電圧線を構成し、前記第２導電膜の上層
に形成した第３導電膜で一対のＣＭＯＳインバータの相
互の入出力端子間を接続する一対の局所配線を構成し、
前記第３導電膜の上層に形成した第４導電膜で前記駆動
用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を
構成し、前記電源電圧線と前記一対の局所配線および前
記基準電圧線と前記一対の局所配線のそれぞれを互いに
交差するように配置する。
【００２９】請求項１１記載のＳＲＡＭは、前記各請求
項記載のＳＲＡＭにおいて、前記駆動用ＭＩＳＦＥＴと
前記負荷用ＭＩＳＦＥＴの分離領域の対角線上のフィー
ルド絶縁膜を後退させ、前記第１導電膜で構成されたゲ
ート電極と前記半導体基板との間にゲート容量を形成す
る。
【００３０】
【作用】上記した手段によれば、電源電圧線、基準電圧
線、局所配線のそれぞれを異なる導電層に形成すること
により、メモリセルの寸法は、主としてゲート電極、素
子形成領域および素子形成領域間の分離幅のみによって
制約され、電源電圧線、基準電圧線、局所配線のそれぞ
れの寸法には制約されなくなる。従って、メモリセルの
面積を大幅に縮小することができる。
【００３１】また、局所配線を電源電圧線または基準電
圧線もしくはそれらの双方と交差して配置することによ
り、これらの交差領域に容量が形成される。本発明で
は、前記のように電源電圧線、基準電圧線、局所配線の
それぞれの寸法がメモリセルの面積を制約する主な要因
ではないので、メモリセルの面積を縮小してもこの交差
領域の面積を大きくすることができる。すなわち、上記
の容量を大きくして蓄積電荷量の増大を図ることができ
るので、メモリセルを微細化した場合でも、情報を安定
に保持し、動作信頼性を確保することができる。
【００３２】また、上記した手段によれば、駆動用ＭＩ
ＳＦＥＴと負荷用ＭＩＳＦＥＴの分離領域の対角線上の
フィールド絶縁膜を後退させることにより、メモリセル
の面積を大きくすることなくゲート容量を形成すること
ができる。これにより、メモリセルを微細化した場合で
も、ラッチアップ耐性を劣化させることなく蓄積電荷量
を増大することができるので、情報を安定に保持し、動
作信頼性を確保することができる。
【００３３】
【実施例】以下、実施例を用いて本発明を詳述する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
【００３４】（実施例１）図１６は、本発明の一実施例
であるＳＲＡＭの全体の概略構成（チップレイアウト）
図である。
【００３５】長方形の半導体チップ（基板）１の主面に
は、例えば４メガビット〔Mbit〕以上の記憶容量を有す
るＳＲＡＭが形成されている。このＳＲＡＭのメモリセ
ル領域は、４個のメモリセルアレイで構成されている。
これらのメモリセルアレイのそれぞれには、後述する６
個のＭＩＳＦＥＴで構成されたメモリセルがマトリクス
状に多数配置されている。メモリセルアレイへのアドレ
ス入力は、入力バッファ、Ｘ系デコーダ、ワードドライ
バなどの周辺回路を通じて行われる。また、メモリセル
アレイからのデータ出力は、Ｙデコーダ、センスアン
プ、出力バッファなどの周辺回路を通じて行われる。こ
れらの周辺回路は、ＣＭＯＳ回路あるいはＭＩＳＦＥＴ
とバイポーラトランジスタとを組み合わせた回路（バイ
ポーラ−ＣＭＯＳ回路）で構成され、メモリセルアレイ
の周囲に配置される。
【００３６】次に、本実施例のＳＲＡＭのメモリセルの
構造を具体的に説明する。図１はメモリセルＭＣを構成
する導電層のレイアウトを示す平面図、図２は図１のII
−II線における半導体チップ（基板）１の断面図、図３
はメモリセルＭＣの等価回路図、図４〜図８は、図１に
示す導電層のレイアウトを階層毎に分けて示す平面図で
ある。
【００３７】図１および図３に示すように、ＳＲＡＭの
メモリセルＭＣは、６個のＭＩＳＦＥＴ、すなわち転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 、駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 で構成
される。駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳ
ＦＥＴＱｐ1 はＣＭＯＳインバータ（ＩＮＶ1)を構成
し、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥ
ＴＱｐ2 はＣＭＯＳインバータ（ＩＮＶ2)を構成する。
そして、この一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮ
Ｖ2)でフリップフロップ回路が構成される。このフリッ
プフロップ回路の一端は電源電圧（ＶCC) に接続され、
他端は基準電圧（ＶSS) に接続される。電源電圧
（ＶCC) は、例えば５Ｖであり、基準電圧（ＶSS) は、
例えば０Ｖ（ＧＮＤ電位）である。
【００３８】図１、図２および図４に示すように、上記
６個のＭＩＳＦＥＴは、ｐ- 型シリコン単結晶からなる
半導体基板１のフィールド絶縁膜２で囲まれた活性領域
（図４の網掛けパターンで示す領域）に形成される。駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 はｎチャネル型で構成され、ｐ型ウエル
３の活性領域に形成される。負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 はｐチャネル型で構成され、ｎ型ウエル４の活性
領域に形成される。
【００３９】図１、図２および図５に示すように、転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 は、ワード線ＷＬと一体に
構成された共通のゲート電極７を有している。このゲー
ト電極７（ワード線ＷＬ）は、第１層目の多結晶シリコ
ン膜（またはポリサイド膜）で構成される。前記フリッ
プフロップ回路の一方のＣＭＯＳインバータ（ＩＮＶ1)
を構成する駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩ
ＳＦＥＴＱｐ1 は、共通のゲート電極８を有し、他方の
ＣＭＯＳインバータ（ＩＮＶ2)を構成する駆動用ＭＩＳ
ＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 は、共通
のゲート電極９を有している。これらのゲート電極８，
９は、前記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電
極７（ワード線ＷＬ）と同じ第１層目の多結晶シリコン
膜（またはポリサイド膜）で構成される。ゲート電極
７，８，９を構成するこの多結晶シリコン膜には、ｎ型
の不純物（例えばＰ）が導入される。
【００４０】図１、図２および図６に示すように、メモ
リセルＭＣを構成する６個のＭＩＳＦＥＴのゲート電極
７，８，９の上層には、酸化シリコンの絶縁膜２６，４
１を介して電源電圧線１０が形成される。この電源電圧
線１０は、接続孔１１，１１を通じて負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 のそれぞれのソース領域（ｐ型半導体領
域１２）に接続される。電源電圧線１０は、第２層目の
多結晶シリコン膜（またはポリサイド膜）で構成され
る。電源電圧線１０は、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ
2 のｐ型半導体領域１２，１２に接続されるので、この
多結晶シリコン膜には、ｐ型の不純物（例えばホウ素
（Ｂ））が導入される。
【００４１】図１、図２および図７に示すように、上記
電源電圧線１０の上層には、酸化シリコンの絶縁膜４２
を介して基準電圧線１３が形成される。この基準電圧線
１３は、接続孔１４，１４を通じて駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 のそれぞれのソース領域（ｎ型半導体領域
１５）に接続される。基準電圧線１３は、第３層目のポ
リサイド膜（または多結晶シリコン膜と高融点金属膜と
の積層膜）で構成される。基準電圧線１３は、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ型半導体領域１５，１５に
接続されるので、この多結晶シリコン膜には、ｎ型の不
純物（例えばＰ）が導入される。
【００４２】図１、図２および図８に示すように、上記
基準電圧線１３の上層には、酸化シリコンの絶縁膜４３
を介して局所配線Ｌ1,Ｌ2 が形成される。これらの局所
配線Ｌ1,Ｌ2 とその下層の基準電圧線１３とは、メモリ
セルＭＣの上で互いに交差するように配置される。
【００４３】上記局所配線Ｌ1 の一端は、接続孔１６を
通じて負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域（ｐ型
半導体領域１２）および駆動用ＭＩＳＦＥＴＱｄ2(負荷
用ＭＩＳＦＥＴＱｐ2)のゲート電極９にそれぞれ接続さ
れ、他端は接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域 (ｎ型半導体領域１５）に接続され
る。また、局所配線Ｌ2 の一端は、接続孔１８を通じて
負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域（ｐ型半導体
領域１２）に接続され、他端は接続孔１９を通じて駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域 (ｎ型半導体領域
１５）および駆動用ＭＩＳＦＥＴＱｄ1(負荷用ＭＩＳＦ
ＥＴＱｐ1)のゲート電極８にそれぞれ接続される。局所
配線Ｌ1,Ｌ2 は第１層目の金属膜（アルミニウム合金あ
るいはタングステンなどの高融点金属）で構成される。
【００４４】図１および図２に示すように、上記局所配
線Ｌ1,Ｌ2 の上層には、スピンオングラス膜と酸化シリ
コン膜との積層膜で構成された層間絶縁膜４４を介して
一対の相補性データ線（第１データ線Ｄ1 および第２デ
ータ線Ｄ2)が形成される。第１データ線Ｄ1 は、接続孔
２０を通じて転送用ＭＩＳＦＥＴＱｔ1 のソース領域、
ドレイン領域の一方（ｎ型半導体領域１５）の上に形成
されたパッド層２３に接続され、第２データ線Ｄ2 は、
接続孔２１を通じて転送用ＭＩＳＦＥＴＱｔ2のソース
領域、ドレイン領域の一方（ｎ型半導体領域１５）の上
に形成されたパッド層２３に接続される。パッド層２
３，２３は、前記基準電圧線１３と同じ第３層目のポリ
サイド膜（または多結晶シリコン膜と高融点金属膜との
積層膜）で構成される。また、相補性データ線（第１デ
ータ線Ｄ1 および第２データ線Ｄ2)は、第２層目の金属
膜（アルミニウム合金あるいはタングステンなど）で構
成される。
【００４５】本実施例のメモリセルＭＣの導電層を構成
する前記ゲート電極７，８，９、電源電圧線１０、基準
電圧線１３、局所配線Ｌ1,Ｌ2 および相補性データ線
（第１データ線Ｄ1 および第２データ線Ｄ2)の階層構造
を図９に示す。また、このメモリセルＭＣ４個分の導電
層のレイアウトを図１０に示す。
【００４６】このように、本実施例のＳＲＡＭのメモリ
セルＭＣは、従来技術が同一の導電層に形成していた電
源電圧線１０、基準電圧線１３、局所配線Ｌ1,Ｌ2 のそ
れぞれを異なる導電層に形成する。これにより、これら
のレイアウト間隔によってメモリセルＭＣの微細化が制
約されなくなるので、メモリセルＭＣの面積を大幅に縮
小することができる。すなわち、本実施例によれば、図
７、図８に示したように、従来技術で必要とされていた
間隔（前記図３０に示すｔ1,ｔ2)による制約が無くなる
ので、それに相当する分、メモリセルＭＣの面積を縮小
することができる。また、図６、図１０に示したよう
に、従来技術で必要とされていた間隔（前記図３０に示
すｔ3)による制約が無くなるので、それに相当する分、
メモリセルＭＣの面積を縮小することができる。具体的
には、図１０に示すように、隣接するメモリセルＭＣの
間隔（ｔ4)を従来技術に比べて縮小することができる。
【００４７】また、本実施例のメモリセルＭＣは、情報
が蓄積されるＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)の
出力ノードに接続される局所配線Ｌ1,Ｌ2 とその下層の
基準電圧線１３とを互いに交差するように配置する。こ
れにより、この局所配線Ｌ1,Ｌ2 とその下層の導電層
（本実施例では基準電圧線１３）とが重なる領域（図１
１の網掛けパターンで示す領域）に形成される容量（Ｃ
ｓ）を大きくして蓄積電荷量の増大を図ることができる
ので、メモリセルＭＣを微細化した場合でも、情報を安
定に保持し、動作信頼性を確保することができる。
【００４８】なお、本実施例のメモリセルＭＣは、上記
の構成に限定されない。例えば周辺回路の一部をバイポ
ーラ−ＣＭＯＳ回路で構成する場合には、図１２に示す
ように、半導体基板１のｐ型ウエル３の下部にｐ+ 型埋
込み層５を形成し、ｎ型ウエル４の下部にｎ+ 型埋込み
層６を形成してもよい。この場合、周辺回路には一例と
して図１３に示すｎｐｎ型バイポーラトランジスタＱｂ
が形成される。
【００４９】同図において、３０はコレクタ取出し領域
を構成するｎ+ 型半導体領域、３１はベース領域を構成
するｐ+ 型半導体領域、３２はエミッタ領域を構成する
ｎ+型半導体領域である。このｎ+ 型半導体領域３２に
は接続孔３３を通じてエミッタ引出し電極３４が接続さ
れる。このエミッタ引出し電極３４は、前記メモリセル
ＭＣの基準電圧線１３と同じ第３層目のポリサイド膜
（または多結晶シリコン膜と高融点金属膜との積層膜）
で構成される。また、コレクタ取出し領域３０、ベース
領域３１、エミッタ引出し電極３４のそれぞれには、接
続孔３５，３６，３７を通じて配線３８，３９，４０が
接続される。これらの配線３８，３９，４０は、前記メ
モリセルＭＣの相補性データ線（第１データ線Ｄ1 およ
び第２データ線Ｄ2)と同じ第２層目の金属膜で構成され
る。
【００５０】また、周辺回路の一部をバイポーラ−ＣＭ
ＯＳ回路で構成する場合には、図１４に示すように、ｐ
型ウエル３とｎ型ウエル４との境界部のフィールド絶縁
膜２に半導体基板１に達する素子分離用のＵ溝２４を形
成してもよい。このＵ溝２４の内部には酸化シリコンな
どの絶縁膜が埋め込まれる。この場合は、Ｕ溝２４によ
ってウエルおよび埋込み層の分離が確実に行われるの
で、ｐ型ウエル３の下部にｐ+ 型埋込み層５を形成する
必要はない。すなわち、ｐ型ウエル３の下部にはｎ型ウ
エル４の下部と同じｎ+ 型埋込み層６を形成すればよい
ので、ｐ+ 型埋込み層５を形成する工程が不要となり、
ＳＲＡＭの製造工程を短縮することができる。
【００５１】また、図１５に示すように、ｎ+ 型埋込み
層６と半導体基板１との間に酸化シリコンなどの絶縁層
２５を設けた、いわゆるＳＯＩ(Silicon On Insulator)
基板上に本実施例のＳＲＡＭを形成してもよい。この場
合は、基板容量を低減することができるので、ＳＲＡＭ
の動作速度を向上させることができる。また、ＣＭＯＳ
回路のラッチアップ耐性を向上させ、メモリセルＭＣの
α線ソフトエラー耐性を向上させることができる。
【００５２】（実施例２）図１７は本実施例のメモリセ
ルＭＣを構成する導電層のレイアウトを示す平面図、図
１８は図１７のＸＶIII −ＸＶIII 線における半導体チ
ップ（基板）１の断面図、図１９は導電層の階層構造を
示す図である。
【００５３】前記実施例１のメモリセルＭＣは、電源電
圧線１０の上層に基準電圧線１３を形成し、さらにその
上層に局所配線Ｌ1,Ｌ2 を形成したが、本実施例のメモ
リセルＭＣは、基準電圧線１３の上層に電源電圧線１０
を形成し、さらにその上層に局所配線Ｌ1,Ｌ2 を形成す
る。
【００５４】すなわち、本実施例のメモリセルＭＣは、
図１７〜１９に示すように、メモリセルＭＣを構成する
６個のＭＩＳＦＥＴのゲート電極７，８，９の上層に第
２層目の多結晶シリコン膜（またはポリサイド膜）で基
準電圧線１３を形成し、この基準電圧線１３の上層に第
３層目のポリサイド膜（または多結晶シリコン膜と高融
点金属膜との積層膜）で電源電圧線１０を形成し、この
電源電圧線１０の上層に第１層目の金属膜で局所配線Ｌ
1,Ｌ2 を形成する。そして、この一対の局所配線Ｌ1,Ｌ
2 とその下層の電源電圧線１０とをメモリセルＭＣの上
で互いに交差するように配置する。
【００５５】上記のように構成された本実施例によれ
ば、基準電圧線１３、電源電圧線１０、局所配線Ｌ1,Ｌ
2 のそれぞれを異なる導電層に形成するので、これらの
レイアウト間隔によってメモリセルＭＣの微細化が制約
されなくなり、メモリセルＭＣの面積を大幅に縮小する
ことができる。
【００５６】また、本実施例によれば、局所配線Ｌ1,Ｌ
2 とその下層の電源電圧線１０とを互いに交差するよう
に配置するので、両者が重なる領域（図２０の網掛けパ
ターンで示す領域）に形成される容量（Ｃｓ）を大きく
して蓄積電荷量の増大を図ることができ、メモリセルＭ
Ｃを微細化した場合でも、情報を安定に保持し、動作信
頼性を確保することができる。
【００５７】（実施例３）図２１は本実施例のメモリセ
ルＭＣを構成する導電層のレイアウトを示す平面図、図
２２は図２１のＸＸII−ＸＸII線における半導体チップ
（基板）１の断面図、図２３は導電層の階層構造を示す
図である。
【００５８】図２１〜図２３に示すように、本実施例の
メモリセルＭＣは、メモリセルＭＣを構成する６個のＭ
ＩＳＦＥＴのゲート電極７，８，９の上層に第２層目の
多結晶シリコン膜（またはポリサイド膜）で電源電圧線
１０を形成し、この電源電圧線１０の上層に第３層目の
ポリサイド膜（または多結晶シリコン膜と高融点金属膜
との積層膜）で局所配線Ｌ1,Ｌ2 を形成し、この局所配
線Ｌ1,Ｌ2 の上層に第１層目の金属膜で基準電圧線１３
を形成する。また、このとき電源電圧線１０と局所配線
Ｌ1,Ｌ2 および基準電圧線１３と局所配線Ｌ1,Ｌ2 のそ
れぞれをメモリセルＭＣの上で互いに交差するように配
置する。
【００５９】上記のように構成された本実施例によれ
ば、電源電圧線１０、局所配線Ｌ1,Ｌ2 、基準電圧線１
３のそれぞれを異なる導電層に形成するので、これらの
レイアウト間隔によってメモリセルＭＣの微細化が制約
されなくなり、メモリセルＭＣの面積を大幅に縮小する
ことができる。
【００６０】また、本実施例によれば、局所配線Ｌ1,Ｌ
2 とその下層の電源電圧線１０との間に容量（Ｃｓ）を
形成すると共に、局所配線Ｌ1,Ｌ2 とその上層の基準電
圧線１３との間にも容量（Ｃｓ）を形成するので、メモ
リセルＭＣの蓄積電荷量を大幅に増大させることがで
き、メモリセルＭＣを微細化した場合でも、情報を安定
に保持し、動作信頼性を確保することができる。
【００６１】なお、電源電圧線１０と基準電圧線１３と
を上記とは逆の配置にした場合でも本実施例と同様の効
果を得ることができる。すなわち、ゲート電極７，８，
９の上層に第２層目の多結晶シリコン膜（またはポリサ
イド膜）で基準電圧線１３を形成し、この基準電圧線１
３の上層に第３層目のポリサイド膜（または多結晶シリ
コン膜と高融点金属膜との積層膜）で局所配線Ｌ1,Ｌ2
を形成し、この局所配線Ｌ1,Ｌ2 の上層に第１層目の金
属膜で電源電圧線１０を形成し、電源電圧線１０と局所
配線Ｌ1,Ｌ2 および基準電圧線１３と局所配線Ｌ1,Ｌ2
のそれぞれをメモリセルＭＣの上で互いに交差するよう
に配置してもよい。
【００６２】（実施例４）図２４は本実施例のメモリセ
ルＭＣを構成する導電層のレイアウトを示す平面図、図
２５は図２４のＸＸＶ−ＸＸＶ線における半導体チップ
（基板）１の断面図である。
【００６３】本実施例のメモリセルＭＣは、前記実施例
１と同様、ゲート電極７，８，９の上層に電源電圧線１
０を形成し、電源電圧線１０の上層に基準電圧線１３を
形成し、さらに基準電圧線１３の上層にこの基準電圧線
１３と交差して局所配線Ｌ1,Ｌ2 を形成する。このと
き、本実施例では、基準電圧線１３上の酸化シリコンで
構成された絶縁膜４３に接続孔４６を形成し、この絶縁
膜４３の上に窒化シリコン膜（または窒化シリコン膜と
酸化シリコン膜との積層膜）４５を薄く堆積する。この
ようにすると、接続孔４６の内部では基準電圧線１３の
上に窒化シリコン膜４５を介して局所配線Ｌ1,Ｌ2 が形
成されることになる。
【００６４】上記のように構成された本実施例によれ
ば、基準電圧線１３と局所配線Ｌ1,Ｌ2 との間の絶縁膜
を酸化シリコン膜よりも誘電率の高い材料である窒化シ
リコン膜４５で構成することにより、基準電圧線１３と
局所配線Ｌ1,Ｌ2 との間に形成される容量（Ｃｓ）を前
記実施例１のメモリセルＭＣに比べて大きくすることが
できる。従って、メモリセルＭＣの蓄積電荷量を大幅に
増大させることができ、メモリセルＭＣを微細化した場
合でも、情報を安定に保持し、動作信頼性を確保するこ
とができる。
【００６５】なお、前記実施例２のように、局所配線Ｌ
1,Ｌ2 と電源電圧線１０との間に容量（Ｃｓ）を形成す
る場合には、電源電圧線１０上の酸化シリコンで構成さ
れた絶縁膜４３に接続孔４６を形成し、この絶縁膜４３
の上に窒化シリコン膜４５を薄く堆積することにより、
本実施例と同様の効果を得ることができる。
【００６６】（実施例５）図２６は本実施例のメモリセ
ルＭＣを構成する導電層のレイアウトを示す平面図、図
２７は図２６のＸＸＶII−ＸＸＶII線における半導体チ
ップ（基板）１の断面図、図２８、図２９は、図２６に
示す導電層のレイアウトを階層毎に分けて示す平面図で
ある。なお、第１導電膜よりも上層の構成は、前記実施
例１〜実施例４で説明した構成と同一であるため、その
図示は省略する。
【００６７】図２６〜図２９に示すように、本実施例の
メモリセルＭＣは、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 と
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の分離領域の対角線上
のフィールド絶縁膜２を後退させ、ゲート電極８とｐ型
ウエル３との間にゲート容量Ｃｇ1 を形成し、ゲート電
極９とｎ型ウエル４との間にゲート容量Ｃｇ2 を形成す
る。
【００６８】前記実施例１〜実施例４のメモリセルＭＣ
は、ｎチャネル型の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 を
ｐ型ウエル３の主面に形成し、ｐチャネル型の負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 をｎ型ウエル４の主面に形成す
る。このとき、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ型
半導体領域１５と負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のｐ
型半導体領域１２とは、ラッチアップを防止するため
に、図３０に示すようにフィールド絶縁膜２からなる分
離領域によって所定の距離（Ｌ')だけ電気的に遮断され
る。
【００６９】しかしながら、前記のように構成された本
実施例の場合は、対角線上のフィールド絶縁膜２を後退
させても、図３１に示すように、ゲート電極９によって
ｐ型半導体領域１２の位置を規制できるので、ｎ型半導
体領域１５とｐ型半導体領域１２との距離（Ｌ）を実施
例１〜実施例４の場合と同じ（Ｌ＝Ｌ')にすることがで
きる。すなわち、本実施例によれば、メモリセルＭＣの
面積を大きくすることなくゲート容量Ｃｇ2 を形成する
ことができる。これは、ゲート電極８とｐ型ウエル３と
の間に形成されるゲート容量Ｃｇ1 の場合も同様であ
る。
【００７０】このように、本実施例によれば、メモリセ
ルＭＣを微細化した場合でも、ラッチアップ耐性を劣化
させることなく蓄積電荷量を増大することができるの
で、情報を安定に保持し、動作信頼性を確保することが
できる。
【００７１】また、図３２に示すように、駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 と負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
の分離領域のフィールド絶縁膜２にＵ溝２４を設けるこ
とにより、ラッチアップの発生をほぼ完全に防止するこ
とができるので、メモリセルＭＣの微細化を一層促進す
ることができる。
【００７２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００７３】例えば前記実施例１のように、基準電圧線
１３と局所配線Ｌ1,Ｌ2 との間で容量（Ｃｓ）を形成す
る場合には、図３３に示すように、電源電圧線１０の面
積を縮小してメモリセルＭＣの端部に配置してもよい。
【００７４】また、図３４に示すように、第２層目の多
結晶シリコン膜（またはポリサイド膜）で基準電圧線１
３を形成し、第３層目のポリサイド膜（または多結晶シ
リコン膜と高融点金属膜との積層膜）で局所配線Ｌ1,Ｌ
2 を形成し、この局所配線Ｌ1,Ｌ2 の上層の第１層目の
金属膜で電源電圧線１０を形成し、基準電圧線１３と局
所配線Ｌ1,Ｌ2 との間で容量（Ｃｓ）を形成する場合に
も、電源電圧線１０の面積を縮小してメモリセルＭＣの
端部に配置してもよい。なお、図３４において、４７は
電源電圧線１０と同じ第１層目の金属膜で形成された中
間導電層である。この中間導電層４７は、接続孔４８を
通じて相補性データ線（第１データ線Ｄ1 および第２デ
ータ線Ｄ2)と接続される。
【００７５】また、図３５に示すように、接続孔１６〜
２１の形成領域を除くメモリセルＭＣのほぼ全面を基準
電圧線１３で覆うようにしてもよい。このようにする
と、基準電圧線１３の抵抗値を低減することができるの
で、ＳＲＡＭの高速化を図ることができる。
【００７６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７７】(1).本発明によれば、電源電圧線、基準電
圧線、局所配線のそれぞれを異なる導電層に形成するこ
とにより、メモリセルの寸法が電源電圧線、基準電圧
線、局所配線のそれぞれの寸法によって制約されなくな
るので、ＳＲＡＭのメモリセルの面積を大幅に縮小する
ことができる。
【００７８】(2).本発明によれば、メモリセルの面積を
縮小しても、局所配線と電源電圧線（または局所配線と
基準電圧線）との交差領域の面積を大きくすることがで
きるので、これらの交差領域に形成される容量を大きく
して蓄積電荷量の増大を図ることができ、メモリセルを
微細化した場合でも、情報を安定に保持し、動作信頼性
を確保することができる。
【００７９】(3).本発明によれば、メモリセルの面積を
大きくすることなくゲート容量を形成することができる
ので、メモリセルを微細化した場合でも、ラッチアップ
耐性を劣化させることなく蓄積電荷量を増大することが
できる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセル
を構成する導電層のレイアウトを示す平面図である。
【図２】図１のII−II線における半導体チップ（基板）
の断面図である。
【図３】本発明の一実施例であるＳＲＡＭのメモリセル
の等価回路図である。
【図４】図１に示す導電層のレイアウトを階層毎に分け
て示す平面図である。
【図５】図１に示す導電層のレイアウトを階層毎に分け
て示す平面図である。
【図６】図１に示す導電層のレイアウトを階層毎に分け
て示す平面図である。
【図７】図１に示す導電層のレイアウトを階層毎に分け
て示す平面図である。
【図８】図１に示す導電層のレイアウトを階層毎に分け
て示す平面図である。
【図９】本発明の一実施例であるＳＲＡＭのメモリセル
を構成する導電層の階層構造を示す図である。
【図１０】本発明の一実施例であるＳＲＡＭのメモリセ
ル４個分の導電層のレイアウトを示す平面図である。
【図１１】本発明の一実施例であるＳＲＡＭのメモリセ
ルを構成する導電層のレイアウトを示す平面図である。
【図１２】本発明の他の実施例であるＳＲＡＭのメモリ
セルを示す半導体チップ（基板）の断面図である。
【図１３】本発明の他の実施例であるＳＲＡＭの周辺回
路の一部を示す半導体チップ（基板）の断面図である。
【図１４】本発明の他の実施例であるＳＲＡＭのメモリ
セルを示す半導体チップ（基板）の断面図である。
【図１５】本発明の他の実施例であるＳＲＡＭのメモリ
セルを示す半導体チップ（基板）の断面図である。
【図１６】本発明の一実施例であるＳＲＡＭの全体の概
略構成（チップレイアウト）図である。
【図１７】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層のレイアウトを示す平面図であ
る。
【図１８】図１７のＸＶIII −ＸＶIII 線における半導
体チップ（基板）の断面図である。
【図１９】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層の階層構造を示す図である。
【図２０】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層のレイアウトを示す平面図であ
る。
【図２１】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層のレイアウトを示す平面図であ
る。
【図２２】図２１のＸＸII−ＸＸII線における半導体チ
ップ（基板）の断面図である。
【図２３】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層の階層構造を示す図である。
【図２４】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層のレイアウトを示す平面図であ
る。
【図２５】図２４のＸＸＶ−ＸＸＶ線における半導体チ
ップ（基板）の断面図である。
【図２６】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層のレイアウトを示す平面図であ
る。
【図２７】図２６のＸＸＶII−ＸＸＶII線における半導
体チップ（基板）の断面図である。
【図２８】図２６に示す導電層のレイアウトを階層毎に
分けて示す平面図である。
【図２９】図２６に示す導電層のレイアウトを階層毎に
分けて示す平面図である。
【図３０】駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの
分離領域を示す半導体チップ（基板）の断面図である。
【図３１】駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの
分離領域を示す半導体チップ（基板）の断面図である。
【図３２】本発明の他の実施例であるＳＲＡＭのメモリ
セルを示す半導体チップ（基板）の平面図である。
【図３３】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層のレイアウトを示す平面図であ
る。
【図３４】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層のレイアウトを示す平面図であ
る。
【図３５】本発明の他の実施例であるＳＲＡＭのメモリ
セルを構成する導電層のレイアウトを示す平面図であ
る。
【図３６】従来のＳＲＡＭのメモリセルの等価回路図で
ある。
【図３７】従来のＳＲＡＭのメモリセルを構成する導電
層のレイアウトを示す平面図である。
【図３８】従来のＳＲＡＭのメモリセルを構成する導電
層のレイアウトを示す平面図である。
【符号の説明】
１ 半導体基板（チップ） ２ フィールド絶縁膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｐ+ 型埋込み層 ６ ｎ+ 型埋込み層 ７ ゲート電極 ８ ゲート電極 ９ ゲート電極 １０ 電源電圧線 １１ 接続孔 １２ ｐ型半導体領域 １３ 基準電圧線 １４ 接続孔 １５ ｎ型半導体領域 １６ 接続孔 １７ 接続孔 １８ 接続孔 １９ 接続孔 ２０ 接続孔 ２１ 接続孔 ２３ パッド層 ２４ Ｕ溝 ２５ 絶縁層 ２６ 絶縁膜 ３０ ｎ+ 型半導体領域（コレクタ領域） ３１ ｐ+ 型半導体領域（ベース領域） ３２ ｎ+ 型半導体領域（エミッタ領域） ３３ 接続孔 ３４ エミッタ引出し電極 ３５ 接続孔 ３６ 接続孔 ３７ 接続孔 ３８ 配線 ３９ 配線 ４０ 配線 ４１ 絶縁膜 ４２ 絶縁膜 ４３ 絶縁膜 ４４ 層間絶縁膜 ４５ 窒化シリコン膜 ４６ 接続孔 ４７ 中間導電層 ４８ 接続孔 ５０ ゲート電極 ５１ ゲート電極 ５２ ゲート電極 ５３ 電源電圧線 ５４ 基準電圧線 ５５ 接続孔 ５６ 接続孔 ５７ 接続孔 ５８ 接続孔 ５９ 接続孔 ６０ 接続孔 ６１ 接続孔 ６２ パッド層 ６３ 接続孔 Ｄ1 第１データ線 Ｄ2 第２データ線 Ｌ1 局所配線 Ｌ2 局所配線 ＭＣ メモリセル Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ Ｑｂ ｎｐｎ型バイポーラトランジスタ ＷＬ ワード線

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
    ＦＥＴからなる一対のＣＭＯＳインバータで構成された
    フリップフロップ回路と、前記フリップフロップ回路の
    一対の入出力端子に接続される一対の転送用ＭＩＳＦＥ
    Ｔとでメモリセルを構成したＳＲＡＭを有する半導体集
    積回路装置であって、半導体基板の主面上に形成した第
    １導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴお
    よび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成
    し、前記第１導電膜の上層に形成した第２導電膜で前記
    負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧
    線を構成し、前記第２導電膜の上層に形成した第３導電
    膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される
    基準電圧線を構成し、前記第３導電膜の上層に形成した
    第４導電膜で前記一対のＣＭＯＳインバータの相互の入
    出力端子間を接続する一対の局所配線を構成し、前記基
    準電圧線と前記一対の局所配線とを互いに交差するよう
    に配置したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記基準電圧線と前記一対の局所配線と
    の間の絶縁膜を窒化シリコン膜で構成したことを特徴と
    する請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記基準電圧線を、メモリセルのほぼ全
    域を覆うように配置したことを特徴とする請求項１記載
    の半導体集積回路装置。
  4. 【請求項４】 ＳＯＩ基板上にＳＲＡＭを形成したこと
    を特徴とする請求項１記載の半導体集積回路装置。
  5. 【請求項５】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
    ＦＥＴからなる一対のＣＭＯＳインバータで構成された
    フリップフロップ回路と、前記フリップフロップ回路の
    一対の入出力端子に接続される一対の転送用ＭＩＳＦＥ
    Ｔとでメモリセルを構成したＳＲＡＭを有する半導体集
    積回路装置であって、半導体基板の主面上に形成した第
    １導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴお
    よび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成
    し、前記第１導電膜の上層に形成した第２導電膜で前記
    駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧
    線を構成し、前記第２導電膜の上層に形成した第３導電
    膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される
    電源電圧線を構成し、前記第３導電膜の上層に形成した
    第４導電膜で前記一対のＣＭＯＳインバータの相互の入
    出力端子間を接続する一対の局所配線を構成し、前記電
    源電圧線と前記一対の局所配線とを互いに交差するよう
    に配置したことを特徴とする半導体集積回路装置。
  6. 【請求項６】 前記電源電圧線と前記一対の局所配線と
    の間の絶縁膜を窒化シリコン膜で構成したことを特徴と
    する請求項５記載の半導体集積回路装置。
  7. 【請求項７】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
    ＦＥＴからなる一対のＣＭＯＳインバータで構成された
    フリップフロップ回路と、前記フリップフロップ回路の
    一対の入出力端子に接続される一対の転送用ＭＩＳＦＥ
    Ｔとでメモリセルを構成したＳＲＡＭを有する半導体集
    積回路装置であって、半導体基板の主面上に形成した第
    １導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴお
    よび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成
    し、前記第１導電膜の上層に形成した第２導電膜で前記
    駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧
    線を構成し、前記第２導電膜の上層に形成した第３導電
    膜で前記一対のＣＭＯＳインバータの相互の入出力端子
    間を接続する一対の局所配線を構成し、前記第３導電膜
    の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴ
    のソース領域に接続される電源電圧線を構成し、前記基
    準電圧線と前記一対の局所配線および前記電源電圧線と
    前記一対の局所配線のそれぞれを互いに交差するように
    配置したことを特徴とする半導体集積回路装置。
  8. 【請求項８】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
    ＦＥＴからなる一対のＣＭＯＳインバータで構成された
    フリップフロップ回路と、前記フリップフロップ回路の
    一対の入出力端子に接続される一対の転送用ＭＩＳＦＥ
    Ｔとでメモリセルを構成したＳＲＡＭを有する半導体集
    積回路装置であって、半導体基板の主面上に形成した第
    １導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴお
    よび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成
    し、前記第１導電膜の上層に形成した第２導電膜で前記
    負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧
    線を構成し、前記第２導電膜の上層に形成した第３導電
    膜で前記一対のＣＭＯＳインバータの相互の入出力端子
    間を接続する一対の局所配線を構成し、前記第３導電膜
    の上層に形成した第４導電膜で前記駆動用ＭＩＳＦＥＴ
    のソース領域に接続される基準電圧線を構成し、前記電
    源電圧線と前記一対の局所配線および前記基準電圧線と
    前記一対の局所配線のそれぞれを互いに交差するように
    配置したことを特徴とする半導体集積回路装置。
  9. 【請求項９】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
    ＦＥＴからなる一対のＣＭＯＳインバータで構成された
    フリップフロップ回路と、前記フリップフロップ回路の
    一対の入出力端子に接続される一対の転送用ＭＩＳＦＥ
    Ｔとでメモリセルを構成したＳＲＡＭを有する半導体集
    積回路装置であって、半導体基板の主面上に形成した第
    １導電膜で駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴお
    よび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成
    し、前記第１導電膜の上層に形成した第２導電膜で前記
    駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧
    線を構成し、前記第２導電膜の上層に形成した第３導電
    膜で前記一対のＣＭＯＳインバータの相互の入出力端子
    間を接続する一対の局所配線を構成し、前記第３導電膜
    の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴ
    のソース領域に接続される電源電圧線を構成し、前記基
    準電圧線と前記一対の局所配線とを互いに交差するよう
    に配置したことを特徴とする半導体集積回路装置。
  10. 【請求項１０】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩ
    ＳＦＥＴからなる一対のＣＭＯＳインバータで構成され
    たフリップフロップ回路と、前記フリップフロップ回路
    の一対の入出力端子に接続される一対の転送用ＭＩＳＦ
    ＥＴとでメモリセルを構成したＳＲＡＭを有する半導体
    集積回路装置であって、半導体基板の主面上に形成した
    第１導電膜で駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦ
    ＥＴのそれぞれのゲート電極を構成し、前記駆動用ＭＩ
    ＳＦＥＴおよび負荷用ＭＩＳＦＥＴのそれぞれのソース
    領域、ドレイン領域を前記半導体基板の主面に形成し、
    前記第１導電膜より上の層に形成した第２導電膜で前記
    駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧
    線を構成し、前記第１導電膜より上の層に形成した第３
    導電膜で前記駆動用ＭＩＳＦＥＴのドレイン領域と前記
    負荷用ＭＩＳＦＥＴのドレイン領域とを接続する一対の
    局所配線を構成し、前記第１導電膜より上の層に形成し
    た第４導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に
    接続される電源電圧線を構成し、前記第１、第２および
    第３導電膜を層間絶縁膜を介して互いに別層に形成し、
    前記基準電圧線と前記一対の局所配線および前記電源電
    圧線と前記一対の局所配線のそれぞれを互いに交差する
    ように配置したことを特徴とする半導体集積回路装置。
  11. 【請求項１１】 請求項１〜請求項１０のいずれか１項
    に記載の半導体集積回路装置であって、前記駆動用ＭＩ
    ＳＦＥＴと前記負荷用ＭＩＳＦＥＴの分離領域の対角線
    上のフィールド絶縁膜を後退させ、前記第１導電膜で構
    成されたゲート電極と前記半導体基板との間にゲート容
    量を形成したことを特徴とする半導体集積回路装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100346832B1 (ko) * 2000-01-12 2002-08-03 삼성전자 주식회사 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법
US6900513B2 (en) 2001-01-22 2005-05-31 Nec Electronics Corporation Semiconductor memory device and manufacturing method thereof
KR100512547B1 (ko) * 2001-08-16 2005-09-07 미쓰비시덴키 가부시키가이샤 반도체 기억 장치
KR100502672B1 (ko) * 1998-04-21 2005-10-05 주식회사 하이닉스반도체 풀 씨모스 에스램 셀
US7488639B2 (en) 2001-01-30 2009-02-10 Renesas Technology Corp. Method of manufacturing a semiconductor integrated circuit device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW297158B (ja) * 1994-05-27 1997-02-01 Hitachi Ltd
US5723883A (en) * 1995-11-14 1998-03-03 In-Chip Gate array cell architecture and routing scheme
JP3686144B2 (ja) * 1995-12-07 2005-08-24 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
JPH09260510A (ja) * 1996-01-17 1997-10-03 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100257066B1 (ko) * 1997-10-28 2000-05-15 김영환 에스램(sram)셀의 구조 및 이의 제조방법
JP3807836B2 (ja) 1997-11-28 2006-08-09 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP4501164B2 (ja) 1998-05-01 2010-07-14 ソニー株式会社 半導体記憶装置
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
US6924560B2 (en) * 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
US20060102957A1 (en) * 2004-11-12 2006-05-18 Jhon-Jhy Liaw SER immune cell structure
US20090302323A1 (en) * 2008-06-04 2009-12-10 Micron Technology, Inc. Method and apparatus for providing a low-level interconnect section in an imager device
KR20160074907A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 워드라인 구동회로
CN109244074B (zh) * 2017-07-10 2020-10-16 中芯国际集成电路制造(北京)有限公司 一种双端口sram器件及其制作方法、电子装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358432A (en) * 1976-07-26 1982-11-09 Matsushita Electric Industrial Co., Ltd. Material for hydrogen absorption and desorption
US4262297A (en) * 1978-12-19 1981-04-14 The General Electric Company Limited Semiconductor charge transfer device with multi-level polysilicon electrode and bus-line structure

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502672B1 (ko) * 1998-04-21 2005-10-05 주식회사 하이닉스반도체 풀 씨모스 에스램 셀
KR100346832B1 (ko) * 2000-01-12 2002-08-03 삼성전자 주식회사 스태틱 랜덤 억세스 메모리 소자 및 그 제조 방법
US6900513B2 (en) 2001-01-22 2005-05-31 Nec Electronics Corporation Semiconductor memory device and manufacturing method thereof
US7214572B2 (en) 2001-01-22 2007-05-08 Nec Electronics Corporation Semiconductor memory device and manufacturing method thereof
US7488639B2 (en) 2001-01-30 2009-02-10 Renesas Technology Corp. Method of manufacturing a semiconductor integrated circuit device
US7893505B2 (en) 2001-01-30 2011-02-22 Renesas Electronics Corporation Semiconductor integrated circuit device
KR100512547B1 (ko) * 2001-08-16 2005-09-07 미쓰비시덴키 가부시키가이샤 반도체 기억 장치

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