JPH01187923A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPH01187923A
JPH01187923A JP63012872A JP1287288A JPH01187923A JP H01187923 A JPH01187923 A JP H01187923A JP 63012872 A JP63012872 A JP 63012872A JP 1287288 A JP1287288 A JP 1287288A JP H01187923 A JPH01187923 A JP H01187923A
Authority
JP
Japan
Prior art keywords
substrate
gate
ions
oxide film
drain
Prior art date
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Pending
Application number
JP63012872A
Other languages
English (en)
Inventor
Hirohisa Yamamoto
裕久 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP63012872A priority Critical patent/JPH01187923A/ja
Publication of JPH01187923A publication Critical patent/JPH01187923A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＭＯ５構造半導体装置の製造に関するもので
ある。
〔従来の技術〕
ＭＯ５構造半導体装置のソース、ドレイン形成は、一般
にフィールド酸化膜とゲートをマスクとした自己整合イ
オン注入で行われている。第２図は従来のソースドレイ
ン形成工程を示す断面図である。図において、（１）は
フィールド酸化膜、（２）はゲート酸化膜、（３）は多
結晶Ｓｉ　、（４）はソース・ドレイン領域、（５）は
注入イオンである。
第３図は第２図のゲート部分の拡大図であり、（６）は
多結晶Ｓｉ　の粒界、（７）は基板である。
次に作用について説明する。
ソース・ドレイン形成は第２図に示す通り、フィールド
酸化膜（１）とゲートの多結晶Ｓｉ　（３１をマスクと
して行われ、この時、注入イオン（５）は基板（７）の
垂線に対して０°もしくは７〜８°の角度をもっている
。一方、ゲート材料である多結晶５ｉ（３＋は抵抗を下
げるための不純物、特にＰドープにより粒成長を起こし
、巨大化したグレインとグレインの粒界（６）はゲート
の表面から裏面まで達するようになっている。このよう
に、粒成長を起こし単結晶化した多結晶５ｉ（３１にイ
オン注入を行うと、注入されたイオンが軸のそろった結
晶中をチャネリングしてしまい、ゲート酸化膜（２）を
も通り越し基板（７）の内部にまで達する。すなわち、
ゲート材料である多結晶５ｉ（３＋は粒成長を起こした
ために、本来のイオン阻止機能を失い、自己整合イオン
注入マスクとして機能しなくなる。
〔発明が解決しようとする課題〕
従来のＭＯ５構造半導体装置のソース、ドレイン形成に
係る製造方法は以上のように、注入イオンがゲート酸化
膜下の基板にまで達するために、トランジスタのしきい
値電圧ｖｔｈが変動するなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート酸化膜下への注入イオンの突き抜けが
起こらない製造方法を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る製造方法は、イオン注入を基板垂線に対
して１０°以上傾けたものである。
〔作　用〕
イオン注入を基板垂線に対し１０°以上傾けて行うこと
により、粒成長した多結晶Ｓｉ　中でも、イオンがチャ
ネリングを起こすことがなくなり、基板内部への突き抜
けを防止できる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図はこの発明に係るＭＯＳ半導体装置のソース、ド
レイン形成に係る製造方法を示す断面図である。図にお
いて（１）ないしく５）　、　（７）は第２図、及び第
３図の従来例で示したものと同等であるので説明を省略
する。
次に作用について説明する。イオン注入時には、ゲート
材料である多結晶Ｓｉ　（３１は粒成長しており、チャ
ネリングを起こし易くなっているが、注入イオン（５）
の基板（７）の垂線に対する注入角度θを１０’以上と
大きく取ることにより、粒成長し、結晶軸のそろったＳ
ｉの原子と注入されたイオンの衝突確率が高まり、チャ
ネリングを防ぐことができる。
なお、注入イオン（５）の注入角度θは多結晶５ｉ（３
）のデポ条件、及び不純物のドーピング条件（こ合せて
最適値を選ぶ。
また、上記実施例ではイオンの基板垂線に対する注入角
度θをゲート長方向（こ傾けた例を示したが、ゲート幅
方向に傾けても、又は任意の方向に傾けても同じ効果が
得られる。
また、上記実施例ではゲート材料が多結晶Ｓｉの場合に
ついて示したが、シリサイドゲートの場合にも同じ効果
がある。
〔発明の効果〕
以上のように、この発明によれば、注入イオンがゲート
を突き抜け、基板にまで達することがなくなったので、
トランジスタのしきい値電圧ｖｔｈの変動がなくなり、
精度の高い、安定したデバイスが得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の半導体装置の製造方法の一実施例を
示す断面図、第２図は従来の半導体装置の製造方法を示
す断面図、第３図は第２図のゲート部分の拡大図である
。図において（１）はフィールド酸化膜、（２）はゲー
ト酸化膜、（３）は多結晶５ｉ１（４）はソース・ドレ
イン領域、（５）は注入イオン、（７）は基板である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 　ＭＯＳ構造半導体装置において、ソース・ドレイン形
    成のイオン注入を、基板垂線に対して１０°以上傾けて
    行うことを特徴とする半導体装置の製造方法。
JP63012872A 1988-01-22 1988-01-22 半導体装置の製造方法 Pending JPH01187923A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5158903A (en) * 1989-11-01 1992-10-27 Matsushita Electric Industrial Co., Ltd. Method for producing a field-effect type semiconductor device
US5240874A (en) * 1992-10-20 1993-08-31 Micron Semiconductor, Inc. Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry
US5411899A (en) * 1993-10-13 1995-05-02 At&T Corp. Transistor fabrication of a twin tub using angled implant
EP0643417A3 (en) * 1993-09-08 1995-10-04 At & T Corp Gate implantation procedure.
KR100475929B1 (ko) * 1997-12-30 2005-06-17 주식회사 하이닉스반도체 반도체소자의제조방법

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