JPH0210766A - Ｍｏｓおよびｃｍｏｓｒｏｍメモリをプログラミングする方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＭＯＳおよびＣＭＯＳ　　ＲＯＭメモリをプ
ログラミングする方法に関する。特に、プリセットの論
理状態に接合するべきすべてのセルを永久的に非導通ま
たはオフに切換えることによってプログラミングを行な
う。

周知のとおり、ＲＯＭ　（リード・オンリ等メモリ）セ
ルは永久データをストアするために広く使われており、
ＭＯＳまたはＣＭＯＳ技術において、個々に、またはマ
イクロプロセッサやマイクロコントローラに集積化され
て、製造されている。リードφオンリφメモリは「カス
タム化」　（すなわち要求された応用に従ってプログラ
ム化）されなければならないので、ユーザが要求した内
容でプログラムされた素子の納期を短縮するために、前
記メモリを製作の進行した段階でプログラムする必要が
あると感じられている。ＲＯＭメモリは、しばしばＣＭ
ＯＳリード回路を有するＮチャネルまたはＰチャネルの
トランジスタによって形成されているセルの配列によっ
て一般に構成されていることも、さらに知られている。

ＲＯＭメモリをプログラムするのに様々な方法が現在使
われている。特に前記方法の１つは、プログラミング・
マスクとして活性領域のマスクを使用する。しかし、こ
の方法は素子の製作の初期段階でのプログラミングを可
能とするので、もっと後の段階で行なわれる他のプログ
ラミング方法が、一般に好まれている。それだから、（
電子のより高い移動度の点から見て好まれている、Ｎチ
ャネル赤トランジスタを使って製造されるメモリ・セル
の場合に、）別の解決法によると、配列のトランジスタ
のしきい値電圧を上げるためにそのようなドーズとして
ホウ素が注入されるが、これは供給電圧より上で、適す
るプログラミング・マスクという手段で選択される。こ
の解決法は、いかなる場合も、薄いゲート酸化物（３５
０Ａより薄い）を持つＶＬＳＩ素子に応用することはで
きない。なぜならホウ素の注入は、容認できない値に降
伏電圧を下げるからである。

したがって、ソースとドレイン接合の降伏電圧を供給電
圧よりも上に保ちながら、プログラミング・セルのしき
い値を供給電圧よりも高く上げることを可能とする他の
解決法が提案されている。

既知の解決法によると、しきい値電圧をほとんど十分に
上げながらも、接合の降伏電圧を供給電圧よりも低く下
げないように、ホウ素をより低いドーズで注入する。特
に、この方法は、プログラミング・マスキングすること
、ソース／ドレイン注入の後で成長させられた酸化物を
エツチングすること、プログラムされるセルを覆うこと
、およびその後でホウ素が注入されることを含む。次に
再び酸化工程が行なわれて、まだ酸化物で覆われている
未プログラム・トランジスタの上に酸化物の低減された
成長を生じ、他方、プログラムされた覆われていないセ
ルに対して、再酸化工程はポリシリコン・ゲート領域を
減らして狭め、ポリシリコン・ゲート領域の端より下の
酸化物の成長により前記端が上がって、ゲートからソー
スとドレイン接合を分離させて、プログラムされたセル
のしきい値をさらに上げて、供給電圧よりも上げる。

しかし、この解決法にも欠点がないわけではない。

なぜなら、しきい値の変化や他のドーピング剤の拡散効
果を避けるために、再酸化工程は低温（８００℃）で比
較的長時間生じるので、現在使わ、れている標準的製造
処理と比べて必然的にずれを伴う。

さらに、他の解決法は、ホウ素をソース領域に注入して
、その後ゲートより下に拡散することである。この方法
で降伏電圧を下げることなくしきい値電圧は供給電圧よ
りも上げることができる。

なぜなら降伏電圧は、ドレインに隣接のチャネル濃度に
対してのみ影響を受けるからである。しかし、この方法
も常に満足できるものではなく、特に、共通ソースセル
配列のＶＬＳＩ素子には適用できない。

この状況から、この発明の目的は、既知の解決法の欠点
を解消するＭＯＳメモリをプログラムする方法を提供す
ることである。

特に、この発明の目的は、製造の進行した段階で実行で
きる方法を提供することである。

この発明の特定的な目的は、薄いゲート酸化物を有する
近代のＶＬＳＩ素子群に使用できるプログラミング方法
を提供することである。

さらにこの発明の他の目的は、共通ソースメモリ構造に
も使用できる製造方法を提供することである。

この発明の少なからぬ目的は、既知の方法に関して、付
加的な処理ステップを必要とせずに、そして電子産業で
使われている従来の素子に実行でき、それゆえ既知の解
決法によるコストと比較し得るコストでメモリをプログ
ラムすることができる、プログラミング方法を提供する
ことである。

以下で明白になるこの目的、記載の目的とその他は、前
提の特許請求の範囲で規定されているとおり、ＭＯＳと
ＣＭＯＳ　　ＲＯＭメモリをプログラムするための方法
によって達成される。

特に、この発明によると、永久的に非導通またはスイッ
チ・オフされなければならないセルをマスクすることに
よってメモリ・セルがプログラミングされて、トランジ
スタのソースおよびゲート領域を設けるための後の注入
の間、前記のプログラムされたセルはソースおよび／ま
たはドレインの領域を持たない、または前記セルがゲー
トのバイアスを伝導するのを防ぐよう、少な（ともソー
スおよび／またはドレイン領域はゲート領域から分離さ
れている。

この発明のこれ以上の特性と利点は、付随の図の援助で
もって、以下に説明される好ましい、しかしこれに限定
されるわけではない実施例の説明から明らかになる。

好ましい実施例の説明 詳細に、図は共通ソース構造のＮチャネル・セルからな
るメモリ配列を製造するためのいくつかのステップを図
示する。第１図は、フィールド酸化物領域２を成長させ
てＰ型サブストレートの活性領域の境界を決める前記活
性領域の限定または境界を含む標準ステップによって得
られた既に中間の構造を図示する。前記活性領域は、既
知の方法で、ゲート酸化を受け、そしてその後ポリシリ
コン層の生成が施されて、ゲート領域を形作るためにマ
スクされる。このように得られた構造は、サブストレー
ト１とフィールド酸化物領域２のみならず、ゲート酸化
物層３とゲート領域４を有し、必要なプログラミングを
指示する最終のユーザが依頼するまでストアしておくこ
とができる。この時点で、この発明によると、この構造
はゲート酸化物のエツチングが施されて、活性領域を覆
う前記層の部分をゲート領域４の側まで除去する。この
発明によると、次にマスキング工程が続いて、永久的に
非導通にしなければならないメモリ・セルを少なくとも
部分的に覆う。特に、レジスト領域５は、プログラムさ
れるセルのゲート領域の上に、そしてソースおよび／ま
たはドレイン領域の上に少なくとも部分的に重畳される
。図示された例では、レジスト・マスク５はゲート領域
とメモリ・セルのドレインが作られるところのサブスト
レートの領域を完全に覆い、特に第４図で図示されてい
るように、配列の行の左から２番目のメモリ・セルとの
関係において、ソース領域に対応するサブストレートの
領域を部分的に覆うのみである。プログラムされてはな
らない他のメモリ・セル（すなわちプログラムされたセ
ルの左のセルと右のセル、および行の１香石のセル）は
、その代わりに、レジストで覆われていない。矢印６で
図示されているように、次にヒ化物ソース／ドレイン注
入がこの構造に施される。特定の実施例によると、この
注入は８０ＫｅＶで５．２Ｘ１０’　１のヒ化物ドーズ
量で行なうことができる。ヒ化物イオンは、メモリ配列
のセルのソース領域およびドレイン領域をそれぞれ構成
する薄い層７と８の中で集積する。この領域のプラナ構
造は第４図でもっと明確に図示されて、ここでは（もっ
と濃くドープされたＮ＋型領領域７８を収容する）活性
領域の横方向バンド９、縦方向のゲート・ポリシリコン
・バンド４および縦方向の共通ソースバンド７が図示さ
れている。

次に、レジスト・マスクを除去した後、注入による結晶
学的な損傷を埋めるために、また第２図の７′と８′で
それぞれ図示されているソース領域とドレイン領域の原
子を電気的に活性にするために、５５０℃で焼鈍工程が
行なわれる。見てわかるように、左から２番目のセルの
ゲート領域は、ドレイン領域８′から分離されているが
、他の点では隣接した左側の領域と共有していて、かつ
隣接した右側のセルおよび第４図のレイアウトで同じ列
の上下にあるセルと共有している共通ソース領域７′か
らも分離されている。

この方法は従来通り続いて、ソースおよびドレイン領域
を再酸化し、覆いの誘電体を生成（第３図の１０で図示
）し、コンタクトを開き、金属処理を施しく第３図で示
しているドレイン・コンタクト１２で設けられている）
、そしてその後で不活性化を行なう。第３図はドレイン
・コンタクトで領域１１を図示していて、これは誘電体
のコンタクトを開いた後で行なわれる前生成から発する
リンでドープされる。

ＲＯＭ配列が、リード回路のＣＭＯ３素子と、またはウ
ェーハに集積化されているマイクロプロセッサまたはマ
イクロコントローラと同時に作られるなら、プログラミ
ング・マスキングはメモリ・セルと同じ型のチャネル、
典型的にはＮチャネル型、を有するトランジスタのソー
スおよびドレイン領域を注入するためのマスキングと同
時に行なうことができる。特に、ＣＭＯ３技術で製造さ
れた論理的部分にＮチャネル、Ｐチャネル、そしてドレ
イン延長Ｎチャネルのトランジスタがあるとすると、製
造方法は活性領域を規定する従来の初期ステップ、おそ
らくは、しきい値電圧を調整するためにホウ素を注入し
、メモリ・セルを含めて、すべてのトランジスタのゲー
ト領域を形成して、活性領域のゲート酸化物領域を前記
ゲート領域に横にエツチングするステップを含む。次に
特定の保護マスクが生成されて、メモリ・セル配列全体
を覆って、回路の論理的部分にドレイン延長リンを注入
することができる。保護マスクを除去した後、ソースと
ドレイン領域の境界を決めるマスク、たとえばＮ型のが
生成される。前記マスクは、すべてのＰチャネル・トラ
ンジスタ、論理的部分にドレイン延長を有するＮチャネ
ル・トランジスタのドレイン領域の一部、そしてプログ
ラムするべきＲＯＭ配列のセルの一部を覆って、永久的
にオフにセットされなければならないセルのソースおよ
び／またはドレイン領域が注入されないようにする。こ
のステップは、（ＲＯＭメモリを含む回路部分に関して
は）Ｉｆｆｉ１図で示されて既に前に説明しているステ
ップと対応する。次に、Ｎチャネル・トランジスタのマ
スクを除去した後、第２のマスクが生成されて、論理的
部分のＰチャネル・トランジスタのソースおよびドレイ
ン領域に注入できるようにする。前記マスクは論理的部
分のすべてのＮチャネル・トランジスタを覆い、（言及
したように、Ｎチャネル型である）メモリ・セルの配列
を完全に覆う。ホウ素を注入してソースとドレイン領域
にＰ型の導電性を与えた後、処理は既知の方法でソース
とドレイン領域に注入された原子を活性化させる焼鈍、
酸化、誘電体の生成、コンタクトの実行などと続く。

採用した処理がドレイン延長トランジスタを伴わないな
ら、保護マスクのステップと後のリン注入は当然なくな
り、したがって標準の方法に処理工程を付加することが
避けられる。

実際は、上記説明で明らかなように、この発明によると
、永久に非導通にするためにプログラムされなければな
らないメモリ・セルは、ソースとドレインの注入ステッ
プ中は遮蔽されて、関連するソースおよび／またはドレ
イン領域が形成されるのを防ぐ、または、寸法や処理の
理由によって、この排除が妨げられるときは、少なくと
もドープされていない領域をゲートの下に延在するチャ
ネル領域の横に設ける、すなわち関連ゲートがバイアス
されたときに、メモリ・セルを含むトランジスタがスイ
ッチ・オンされるのを防ぐために、チャネル領域をゲー
ト領域より以上に拡げる。この発明によると、マスクは
、ソース領域が設けられるべきサブストレート部分を少
なくとも部分的に、または図示の例のように、ドレイン
領域が設けられるべきサブストレート領域を、覆わなけ
ればならない。寸法の関係上可能ならば、最適の状況は
、両領域をゲートの横まで覆って、ソースとドレイン領
域を自分のゲート領域から除去するまたは少なくとも分
離することである。しかし素子の寸法がきわどくて、メ
モリ配列の製作で安全な状態が確保できない（たとえば
第４図で図示されている種類の共通ソースメモリ配列の
製作において、ソース・バンド７が非常に狭くて、プロ
グラミング・マスクの誤った整列が共通ソースバンドを
完全に覆って製作エラーを起こす）なら、プログラムす
るべきセルのゲート領域の一部分のみを覆うように、臨
界面側に保護マスクを設計することができる。特に、前
述のような非常に減じられたソース・バンドの場合、プ
ログラミング◆マスクが５′として示されている第５図
で詳細に図示されているように、プログラミング・マス
クは好ましくは、ドレイン領域に向かうゲート（すなわ
ちプログラムされたセルの左側の部分）と前記のドレイ
ン領域の一部分のみを覆う。

上記の説明かられかるように、この発明は意図されてい
る狙いおよび目的を完全に達成する。実際、この発明に
よると、製作処理のやや進行したステップで行なうこと
ができるプログラミング方法が提供される。なぜならそ
れはトランジスタのゲート領域を形成した後で実行され
るからである。

すべてのメモリ・セルのソースとドレイン領域を形成し
た後で、ホウ素を注入する既知の解決法に関して、この
発明による方法は明らかにもっと早いステップでのプロ
グラミングを必然的に伴うが、長い酸化ステップがなく
なるのでプログラミング時間は、前記の既知の方法での
プログラミング時間と比べて実際に短い、またはいずれ
にしても比較できる長さになる。

説明した方法はさらに、低い抵抗率のポリシリコン層を
伴う処理に特に適する。なぜなら多結晶のシリコン層の
厚さを減らす第２の酸化をなくして、その抵抗率を増加
させるからである。

この方法は薄いゲート酸化物（３５０八以下）のＶＬＳ
　Ｉ処理にも適用することができ、接合の降伏電圧を下
げないで、非常に信頼性がある。

このように着想されたこの発明は多数の変更や変形を受
けるが、すべてはこの発明の概念の範囲内にある。特に
、ドレイン・コンタクトとゲート間の、また後者とソー
ス領域間の距離が非常に小さくて、ゲートとソース接合
が十分に分離できなければ、ホウ素注入をプログラミン
グ・マスキングのすぐ前に導入することができる。ゲー
ト酸化の前に行なわれるしきい値調整のホウ素注入に加
えることができるこのホウ素注入は、チャネルのスイッ
チ・オンを防ぐように、ゲートの横に向いてＰ型の導電
性を持つ濃くドープされた領域を形成することができる
。

すべての詳細は、さらに他の技術的均等物と置換するこ
とができる。

【図面の簡単な説明】

第１図ないし第３図は、３つの製造ステップ中の共通ソ
ース構造を持つＲＯＭメモリを集積化するシリコン・ウ
ェーハを横から見た横断面図である。 第４図は、第１図で図示されているプログラミング・ス
テップ中の前記素子の平面図である。 第５図は、異なる実施例での第４図の構造の詳細を示す
。 図において１は第１の導電性の型を有するサブストレー
ト、７′はソース領域、８′はドレイン領域、４はゲー
ト領域である。 特許出願人　エッセ・ジ・エッセ・トムソン・ミクロ・
エレクトロニクス・エラ セ・ニレゆニレ

Claims (7)

【特許請求の範囲】
1. （１）各々がチャネル領域および前記チャネル領域に重
   畳されたゲート領域によって分離されているソースおよ
   びドレイン領域を有する複数個のメモリ・セルを含むＭ
   ＯＳおよびＣＭＯＳＲＯＭメモリをプログラミングする
   方法であって、前記方法が第１の導電性の型を有する半
   導体材料のサブストレート上にゲート領域を形成し、前
   記サブストレートにイオン核種のドープを導入して、第
   １に対して実質的に逆の第２の導電性の型を有するソー
   スとドレイン領域を形成するステップを含み、 前記ドーピング、イオン核種を導入する前に、常時オフ
   状態にプログラムされるべきメモリ・セルのチャネル領
   域に隣接するサブストレート領域は、ゲート領域に隣接
   したドープされないサブストレート領域を得るために、
   少なくとも部分的に遮蔽されることを特徴とする方法。
2. （２）メモリ・セルが実質的に共有の構造を持ち、セル
   の行として配列され、各セルがそれの一方の側に配列さ
   れているセルとそのソース領域を共有し、反対の側に配
   列されているセルとそのドレイン領域を共有することを
   特徴とし、 前記ドーピング・イオン核種を導入する前に、常時オフ
   状態にプログラムされなければならないセルは、少なく
   ともゲート領域に部分的に、および少なくともそれの一
   方の側に延在するマスクで覆われて、そのため前記イオ
   ン核種の導入後、プログラムされたセルのゲート領域は
   隣接の共通ソースおよび／またはドレイン領域から間隔
   があけられるのを特徴とする、請求項１に記載の方法。
3. （３）前記の第１の導電性の型を与えるために、さらに
   他のイオン核種が遮蔽ステップの前に導入されることを
   特徴とする、請求項２に記載の方法。
4. （４）前記メモリ・セルが、前記の第１の導電性の型を
   持つチャネルを有する第１ＭＯＳトランジスタおよび前
   記の第２の導電性の型を持つチャネルを有する第２トラ
   ンジスタを含むＣＭＯＳ素子と同時に製作されることを
   特徴とし、 前記ゲート領域の形成ステップの後で、第１トランジス
   タおよび常時オフ状態にプログラムされるメモリ、セル
   を設けなければならない領域を覆うためのサブストレー
   トの第１マスキングと、第２トランジスタおよび常時オ
   フ状態にプログラムされないメモリ、セルのドレインと
   ソース領域を形成するために、サブストレートの第２導
   電性の型を選択的に与えるためのドーピング・イオン核
   種の第１の導入と、第２トランジスタおよびメモリ・セ
   ルを収容しているサブストレート領域を覆うための第２
   マスキングと、サブストレートの第１導電性の型を選択
   的に与えて、第１トランジスタのソースおよびドレイン
   領域を形成するためのドーピング・イオン核種の第２の
   導入とによって特徴づけられている、請求項１に記載の
   方法。
5. （５）第２トランジスタがドレイン延長領域を有するこ
   とを特徴とし、 前記の第１マスキングの前に、メモリ・セルと第１トラ
   ンジスタとを設けなければならないサブストレートの領
   域を覆う第３のマスキング、ステップ、および前記第２
   導電性の型を与えてドレイン延長領域を形成するための
   第３ドーピング・イオン核種の導入ステップを含むこと
   を特徴とする、請求項４に記載の方法。
6. （６）前記の第１導電性の型がＰ型であり、前記の第２
   導電性の型がＮ型であることを特徴とする、請求項１に
   記載の方法。
7. （７）複数個のメモリ、セルがそれぞれ、第１導電性の
   型のサブストレート（１）に、逆の導電性の型のソース
   （７′）およびドレイン（８′）領域を有し、チャネル
   領域および前記チャネル領域に重畳されたゲート領域（
   ４）によって分離され、常時オフ状態にプログラムされ
   たメモリ・セルのソースおよび／またはドレイン領域（
   ７′、８′）が、そのゲート領域（４）から間隔があけ
   られていることを特徴とする、ＭＯＳおよびＣＭＯＳＲ
   ＯＭメモリ。