JPH01188016A - ヒステリシスコンパレータ回路 - Google Patents
ヒステリシスコンパレータ回路Info
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- JPH01188016A JPH01188016A JP63010663A JP1066388A JPH01188016A JP H01188016 A JPH01188016 A JP H01188016A JP 63010663 A JP63010663 A JP 63010663A JP 1066388 A JP1066388 A JP 1066388A JP H01188016 A JPH01188016 A JP H01188016A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヒステリシスコンパレータ回路に関し、例えば
これを含む半導体集積回路に適用して有効な技術に関す
るものである。
これを含む半導体集積回路に適用して有効な技術に関す
るものである。
ヒステリシスコンパレータ回路は、入力信号に重畳され
たノイズの影響によるチャタリングを防止するためなど
に利用することができる。
たノイズの影響によるチャタリングを防止するためなど
に利用することができる。
従来のヒステリシスコンパレータ回路は、例えば第５図
に示されるように、オペアンプで構成されたコンパレー
タ１の非反転入力端子に、コンパレータ１の出力電圧Ｖ
ｏｕｔと基準電圧Ｖ ｒ ｅ ｆとの電位差を１対の抵
抗素子Ｒ１，Ｒ２で分圧して得た電圧を判定レベルとし
て正帰還させる。これにより、第６図に示されるように
入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係に応じて判
定レベルにヒステリシス特性を得ることができる。
に示されるように、オペアンプで構成されたコンパレー
タ１の非反転入力端子に、コンパレータ１の出力電圧Ｖ
ｏｕｔと基準電圧Ｖ ｒ ｅ ｆとの電位差を１対の抵
抗素子Ｒ１，Ｒ２で分圧して得た電圧を判定レベルとし
て正帰還させる。これにより、第６図に示されるように
入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係に応じて判
定レベルにヒステリシス特性を得ることができる。
２種類の判定レベルはＶＬ、ＶＨは夫々下記式によって
与えられる。
与えられる。
ＶＨ＝Ｖ ｒ ｅ ｆ ＋ＲＩ Ｘ（Ｖｄ ｄ−Ｖｒ
ｅ ｆ）／（Ｒ１＋Ｒ２） ・・・
・・・・・・・・ ［１コＶＬ＝Ｖｒｅｆ−ＲＩＸＶｒ
ｅｆ／（Ｒ１＋Ｒ２）・・・・・・・・・・・・［２］ 上式より、各判定レベルＶＬ、ＶＨは基準電圧Ｖ ｒ
ｅ ｆを中心に分圧比Ｒ１／（Ｒ１＋Ｒ２）で与えられ
るレベルの上下に位置しており、その分圧比は判定レベ
ルＶＬ、ＶＨ相互間に必要とされるレベル差に応じて通
常は１／２０〜１／１００程度とされる。
ｅ ｆ）／（Ｒ１＋Ｒ２） ・・・
・・・・・・・・ ［１コＶＬ＝Ｖｒｅｆ−ＲＩＸＶｒ
ｅｆ／（Ｒ１＋Ｒ２）・・・・・・・・・・・・［２］ 上式より、各判定レベルＶＬ、ＶＨは基準電圧Ｖ ｒ
ｅ ｆを中心に分圧比Ｒ１／（Ｒ１＋Ｒ２）で与えられ
るレベルの上下に位置しており、その分圧比は判定レベ
ルＶＬ、ＶＨ相互間に必要とされるレベル差に応じて通
常は１／２０〜１／１００程度とされる。
ここで、このようなヒステリシスコンパレータ回路を半
導体集積回路に搭載する場合、分圧抵抗（ＲＬ＋Ｒ２）
は、コンパレータ１の駆動能力や基準電圧Ｖｒｅｆを形
成する回路の内部抵抗により数にΩ〜数１００にΩとさ
れ、配線材料としての多結晶シリコン、拡散層、或いは
ウェル層によって形成される。このウェル層はシート抵
抗は大きいが電圧依存性が高いことなどから、抵抗材料
としては結晶シリコンや拡散層が用いられることが多い
。
導体集積回路に搭載する場合、分圧抵抗（ＲＬ＋Ｒ２）
は、コンパレータ１の駆動能力や基準電圧Ｖｒｅｆを形
成する回路の内部抵抗により数にΩ〜数１００にΩとさ
れ、配線材料としての多結晶シリコン、拡散層、或いは
ウェル層によって形成される。このウェル層はシート抵
抗は大きいが電圧依存性が高いことなどから、抵抗材料
としては結晶シリコンや拡散層が用いられることが多い
。
尚、ヒステリシスコンパレータ回路について記載された
文献の例としては株式会社エレクトロダイジェスト１９
７７年発行のｒＭＯ３ＬｓＩの設計と応用ｊ ｐ２５９
乃至Ｐ２６１がある。
文献の例としては株式会社エレクトロダイジェスト１９
７７年発行のｒＭＯ３ＬｓＩの設計と応用ｊ ｐ２５９
乃至Ｐ２６１がある。
しかしながら、多結晶シリコンや拡散層のシート抵抗は
１０〜１００Ω／口程度であるから、例えばシート抵抗
５０Ω／口の多結晶シリコンや拡散層で５０にΩの分圧
抵抗（Ｒ１＋Ｒ２）を形成しようとすると、幅４μｍの
場合にはその長さが４ｍｍにも及んでしまう。したがっ
て、上記ヒステリシスコンパレータ回路をディジタル信
号処理の前処理のために数多く用いる場合、総抵抗とし
て数１０ｍｍに及ぶ占有面積が必要とされ、これによっ
てチップ面積が著しく増大するという問題点があった。
１０〜１００Ω／口程度であるから、例えばシート抵抗
５０Ω／口の多結晶シリコンや拡散層で５０にΩの分圧
抵抗（Ｒ１＋Ｒ２）を形成しようとすると、幅４μｍの
場合にはその長さが４ｍｍにも及んでしまう。したがっ
て、上記ヒステリシスコンパレータ回路をディジタル信
号処理の前処理のために数多く用いる場合、総抵抗とし
て数１０ｍｍに及ぶ占有面積が必要とされ、これによっ
てチップ面積が著しく増大するという問題点があった。
しかも、上式［１コより明らかなように判定レベルＶ）
Ｉは電源電圧Ｖｄｄの変動に影響されるため比較動作に
対する高い信頼性の要求には応することができないとい
う問題点もあった。
Ｉは電源電圧Ｖｄｄの変動に影響されるため比較動作に
対する高い信頼性の要求には応することができないとい
う問題点もあった。
本発明の目的は、占有面積の小さなヒステリシスコンパ
レータ回路を提供することにある。さらに別の目的は、
ヒステリシスコンパレータにおける判定レベルの電源電
圧依存性をなくすことである。
レータ回路を提供することにある。さらに別の目的は、
ヒステリシスコンパレータにおける判定レベルの電源電
圧依存性をなくすことである。
本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、抵抗を介して非反転入力端子に判定レベルが
与えられると共に反転入力端子に入力電圧が与えられ、
その判定レベルに対する入力電圧レベルの高低に応じた
出力を得るコンパレータと。
与えられると共に反転入力端子に入力電圧が与えられ、
その判定レベルに対する入力電圧レベルの高低に応じた
出力を得るコンパレータと。
コンパレータの出力に応じて異なる電流を選択的に上記
抵抗に流し上記判定レベルにヒステリシス特性を与える
電流源回路とによって構成される。
抵抗に流し上記判定レベルにヒステリシス特性を与える
電流源回路とによって構成される。
上記電流源回路は、例えば、コンパレータの出力端子と
非反転入力端子との間に並列接続した導電型の異なる１
対のＭＯＳＦＥＴと、上記ＭＯＳＦＥＴを飽和領域で動
作させ得るバイアス回路とすることができる。この場合
にバイアス回路は。
非反転入力端子との間に並列接続した導電型の異なる１
対のＭＯＳＦＥＴと、上記ＭＯＳＦＥＴを飽和領域で動
作させ得るバイアス回路とすることができる。この場合
にバイアス回路は。
例えば定電流回路を備え、これによって得られる定電流
を夫々異なる比率で上記個々のＭＯＳＦＥＴに鏡映する
ためのバイアス電圧を形成して夫々のＭＯＳＦＥＴに供
給する電圧形成手段とを備えた構成にすることができる
。
を夫々異なる比率で上記個々のＭＯＳＦＥＴに鏡映する
ためのバイアス電圧を形成して夫々のＭＯＳＦＥＴに供
給する電圧形成手段とを備えた構成にすることができる
。
上記した手段によれば、電流源回路から抵抗に流される
電流値によって異なる判定レベルがコンパレータに与え
られてヒステリシス特性が得られることにより、上記抵
抗に対して所定の抵抗比を採る為の特別な抵抗素子をコ
ンパレータの出力端子と比反転入力端子との間に介在さ
せる必要がなくなり、これによって半導体集積回路に含
まれるようなヒステリシスコンパレータ回路の占有面積
を小さくする。
電流値によって異なる判定レベルがコンパレータに与え
られてヒステリシス特性が得られることにより、上記抵
抗に対して所定の抵抗比を採る為の特別な抵抗素子をコ
ンパレータの出力端子と比反転入力端子との間に介在さ
せる必要がなくなり、これによって半導体集積回路に含
まれるようなヒステリシスコンパレータ回路の占有面積
を小さくする。
例えば、コンパレータの出力電圧がその１対の電源電圧
レベルの範囲で振幅されるとき、電流源回路に含まれる
導電型の異なる１対のＭＯＳＦＥＴはコンパレータの出
力電圧に応じて相補的スイッチ状態に制御され、オン状
態を採る一方のＭＯＳＦＥＴはバイアス電圧に基づき飽
和領域で動作する電流源とされる。これにより、コンパ
レータの出力電圧に応じて異なる判定レベルがコンパレ
ータに与えられてヒステリシス特性が得られる。
レベルの範囲で振幅されるとき、電流源回路に含まれる
導電型の異なる１対のＭＯＳＦＥＴはコンパレータの出
力電圧に応じて相補的スイッチ状態に制御され、オン状
態を採る一方のＭＯＳＦＥＴはバイアス電圧に基づき飽
和領域で動作する電流源とされる。これにより、コンパ
レータの出力電圧に応じて異なる判定レベルがコンパレ
ータに与えられてヒステリシス特性が得られる。
このとき、夫々のＭＯＳＦＥＴに与えられるバイアス電
圧が電源電圧に依存しない定電圧とされる場合、判定レ
ベルは電源電圧に依存しない。
圧が電源電圧に依存しない定電圧とされる場合、判定レ
ベルは電源電圧に依存しない。
〔実施例１〕
第１図は本発明に係るヒステリシスコンパレータ回路の
一実施例を示す回路図である。
一実施例を示す回路図である。
第１図に示されるヒステリシスコンパレータ回路は、特
に制限されないが、シリコン基板のような１つの半導体
基板に形成された半導体集積回路に含まれる。
に制限されないが、シリコン基板のような１つの半導体
基板に形成された半導体集積回路に含まれる。
本実施例のヒステリシスコンパレータ回路は、特に制限
されないが、オペアンプで構成されたコンパレータ１０
を備え、その反転入力端子に入力電圧Ｖｉｎが供給され
る。コンパレータ１０の非反転入力端子には、一端に基
準電圧Ｖｒｅｆを受ける抵抗Ｒ１の他端が結合されると
共に、Ｐチャンネル型ＭＯ８ＦＥＴＱＩとＮチャンネル
型Ｍ○５ＦＥＴＱ２が並列接続されて成るアナログスイ
ッチを介してコンパレータ１０の出力端子が正帰還接続
される。
されないが、オペアンプで構成されたコンパレータ１０
を備え、その反転入力端子に入力電圧Ｖｉｎが供給され
る。コンパレータ１０の非反転入力端子には、一端に基
準電圧Ｖｒｅｆを受ける抵抗Ｒ１の他端が結合されると
共に、Ｐチャンネル型ＭＯ８ＦＥＴＱＩとＮチャンネル
型Ｍ○５ＦＥＴＱ２が並列接続されて成るアナログスイ
ッチを介してコンパレータ１０の出力端子が正帰還接続
される。
上記コンパレータ１ｏの出力電圧Ｖ ｏ ｕ ｔは、非
反転入力端子に与えられる判定レベルに対する入力電圧
Ｖｉｎの高低に応じて、回路の接地電圧のような一方の
電源電圧Ｖｓｓと他方の電源電圧Ｖｄｄとの間で振幅さ
れる。したがって、上記ＭＯ８ＦＥＴＱＩ、Ｑ２のソー
ス電極にはコンパレータ１０の出力電圧Ｖｏｕｔ即ち電
源電圧Ｖｄｄ。
反転入力端子に与えられる判定レベルに対する入力電圧
Ｖｉｎの高低に応じて、回路の接地電圧のような一方の
電源電圧Ｖｓｓと他方の電源電圧Ｖｄｄとの間で振幅さ
れる。したがって、上記ＭＯ８ＦＥＴＱＩ、Ｑ２のソー
ス電極にはコンパレータ１０の出力電圧Ｖｏｕｔ即ち電
源電圧Ｖｄｄ。
Ｖｓｓが与えられ、この状態で当該ＭＯ３ＦＥＴＱｌ、
Ｑ２は、夫々飽和領域で動作可能な所定のバイアス電圧
Ｖａ、Ｖｂが夫々のゲート電極にバイアス回路１１から
供給されている。
Ｑ２は、夫々飽和領域で動作可能な所定のバイアス電圧
Ｖａ、Ｖｂが夫々のゲート電極にバイアス回路１１から
供給されている。
出力電圧Ｖ ｏ ｕ ｔが電源電圧Ｖｄｄレベルにされ
ると１Ｍ０８ＦＥＴＱＩがオン状態を採ると共にＭＯ３
ＦＥＴＱ２がオフ状態をとる。この状態でオン状態のＭ
Ｏ３ＦＥＴＱＩはそのゲート電極にバイアス電圧Ｖａを
受けて飽和領域で動作する電流源として機能する。この
ときＭＯ５ＦＥＴＱ１に流れる電流ｒｐは次式により与
えられる。
ると１Ｍ０８ＦＥＴＱＩがオン状態を採ると共にＭＯ３
ＦＥＴＱ２がオフ状態をとる。この状態でオン状態のＭ
Ｏ３ＦＥＴＱＩはそのゲート電極にバイアス電圧Ｖａを
受けて飽和領域で動作する電流源として機能する。この
ときＭＯ５ＦＥＴＱ１に流れる電流ｒｐは次式により与
えられる。
Ｉ ｐ＝ １ ／ ２ Ｘ ＫｐＸ （Ｖａ −Ｖｄｄ
−Ｖｔｈｐ）２・・・・・・・・・・・・・・・・・
・・・・［３］但し、ＫｐはＭＯ８ＦＥＴＱＩの相互コ
ンダクタンス、 ＶｔｈｐはＭＯ３ＦＥＴＱＩのしきい
値電圧である。
−Ｖｔｈｐ）２・・・・・・・・・・・・・・・・・
・・・・［３］但し、ＫｐはＭＯ８ＦＥＴＱＩの相互コ
ンダクタンス、 ＶｔｈｐはＭＯ３ＦＥＴＱＩのしきい
値電圧である。
また、コンパレータ１０の出力電圧Ｖｏｕｔが電源電圧
Ｖｓｓレベルにされると、ＭＯ８ＦＥＴＱ１がオフ状態
を採ると共にＭＯ３ＦＥＴＱ２がオン状態をとる。この
状態でオン状態のＭＯ３ＦＥＴＱ２はそのゲート電極に
バイアス電圧ｖｂを受けて飽和領域で動作する電流源と
して機能する。
Ｖｓｓレベルにされると、ＭＯ８ＦＥＴＱ１がオフ状態
を採ると共にＭＯ３ＦＥＴＱ２がオン状態をとる。この
状態でオン状態のＭＯ３ＦＥＴＱ２はそのゲート電極に
バイアス電圧ｖｂを受けて飽和領域で動作する電流源と
して機能する。
このときＭＯ３ＦＥＴＱ２に流れる電流Ｉｎは次式によ
り与えられる。
り与えられる。
Ｉ ｎ ＝ １ ／ ２ Ｘ ＫｎＸ （Ｖｂ−Ｖｔｈ
ｎ）２・・・・・・・・・・・・・・・・・・・・・
［４コ但し、ＫｎはＭＯ８ＦＥ子Ｑ２の相互コンダクタ
ンス、Ｖ ｔｈｎはＭＯ３ＦＥＴＱ２のしきい値電圧で
ある。
ｎ）２・・・・・・・・・・・・・・・・・・・・・
［４コ但し、ＫｎはＭＯ８ＦＥ子Ｑ２の相互コンダクタ
ンス、Ｖ ｔｈｎはＭＯ３ＦＥＴＱ２のしきい値電圧で
ある。
したがって、本実施例のヒステリシスコンパレ−夕の判
定レベルＶＨ，ＶＬは次式によって与えられる。
定レベルＶＨ，ＶＬは次式によって与えられる。
ＶＨ＝Ｖ ｒ ｅ ｆ ＋ＲＩ Ｘ Ｉ ｐ・・・−−
−［５］ＶＬ＝Ｖ ｒ ｅ ｆ−ＲＩ Ｘ Ｉ ｎ
−−［６コ前述の関係式［１１，［２］と上式［５
］。
−［５］ＶＬ＝Ｖ ｒ ｅ ｆ−ＲＩ Ｘ Ｉ ｎ
−−［６コ前述の関係式［１１，［２］と上式［５
］。
［６］とを比較すると、式［１］を変形して得られる電
流（Ｖｄｄ−Ｖｒｅｆ）／（Ｒ１＋Ｒ２）は式［５コに
おける電流Ｉｐと等価であり、また、式［２コを変形し
て得られる電流Ｖｒｅｆ／（Ｒ１十Ｒ２）は式［６］に
おける電流Ｉｎと等価である。これは採りも直さず多結
晶シリコンなどで形成した場合に数ｍｍに及ぶ分圧抵抗
（Ｒ１＋Ｒ２）が、集積化容易なトランジスタ即ち電流
Ｉｐ、Ｉｎを生成する電流源回路の構成に必要な各種ト
ランジスタに代替されることを意味する。これにより、
第５図に示されるようなヒステリシスコンパレータ回路
の抵抗Ｒ２がＭＯＳＦＥＴＱＩ、Ｑ２及びバイアス回路
１１に置き換えられるため、ヒステリシスコンパレータ
回路のチップ占有面積が大幅に低減される。
流（Ｖｄｄ−Ｖｒｅｆ）／（Ｒ１＋Ｒ２）は式［５コに
おける電流Ｉｐと等価であり、また、式［２コを変形し
て得られる電流Ｖｒｅｆ／（Ｒ１十Ｒ２）は式［６］に
おける電流Ｉｎと等価である。これは採りも直さず多結
晶シリコンなどで形成した場合に数ｍｍに及ぶ分圧抵抗
（Ｒ１＋Ｒ２）が、集積化容易なトランジスタ即ち電流
Ｉｐ、Ｉｎを生成する電流源回路の構成に必要な各種ト
ランジスタに代替されることを意味する。これにより、
第５図に示されるようなヒステリシスコンパレータ回路
の抵抗Ｒ２がＭＯＳＦＥＴＱＩ、Ｑ２及びバイアス回路
１１に置き換えられるため、ヒステリシスコンパレータ
回路のチップ占有面積が大幅に低減される。
第２図は上記バイアス回路１１の一例を示す回路図であ
る。
る。
第２図に示されるバイアス回路１１は、上記Ｍ○５ＦＥ
ＴＱＩ、Ｑ２に与えるバイアス電圧Ｖａ。
ＴＱＩ、Ｑ２に与えるバイアス電圧Ｖａ。
ｖｂを、電源電圧Ｖｄｄに依存しない定電圧とするもの
であり、例えば、定電流回路１２を備え、これによって
得られる定電流を夫々異なる比率で上記ＭＯ８ＦＥＴＱ
Ｉ、Ｑ２に鏡映するためのバイアス電圧を形成して夫々
のＭＯＳＦＥＴＱＩ。
であり、例えば、定電流回路１２を備え、これによって
得られる定電流を夫々異なる比率で上記ＭＯ８ＦＥＴＱ
Ｉ、Ｑ２に鏡映するためのバイアス電圧を形成して夫々
のＭＯＳＦＥＴＱＩ。
Ｑ２のゲート電極に供給する電圧形成回路１３とを備え
て成る。
て成る。
上記定電流回路１２は、ＭＯ５ＦＥＴＱ１１〜Ｑ１４に
よって構成される差動増幅回路と、ＭＯＳＦＥＴＱＩ５
及び抵抗Ｒｂによって構成されろソースフォロア回路を
含む。この差動増幅回路は、カレントミラー負荷を構成
する１対のＰチャンネル型ＭＯ８ＦＥＴＱＩ１．Ｑ１２
のソース電極を電源電圧−Ｖｄｄ端子に結合すると共に
、１対のＮチャンネル型増幅ＭＯ３ＦＥＴＱ１３．Ｑ１
４のソース電極を他方の電源電圧Ｖｓｓ端子に結合し、
それらＭＯＳＦＥＴＱＩＩ、Ｑ１２のドレイン電極とＭ
ＯＳＦＥＴＱＩ３．Ｑ１４（７）ドレイン電極とを結合
して成る。上記ＭＯ８ＦＥＴＱ１３のゲート電極には基
準電圧Ｖｒｅｆが供給される。上記ソースフォロア回路
は、Ｎチャンネル型ＭＯ８ＦＥＴＱ１５のソース電極と
電源電圧Ｖｓｓ端子に抵抗Ｒｈを結合し、そのＭＯＳＦ
ＥＴＱＩ５のゲート電極を上記差動増幅回路の出力端子
即ちＭＯＳＦＥＴＱＩ４のドレイン電極に結合すると共
に、ＭＯＳＦＥＴＱＩ５（７）ソーＸ電極を上記ＭＯＳ
ＦＥＴＱ１４のゲートｔＵ極に結合して負帰還回路を構
成して成る。この定電流回路１２の各ＭＯ８ＦＥＴは飽
和領域で動作される。
よって構成される差動増幅回路と、ＭＯＳＦＥＴＱＩ５
及び抵抗Ｒｂによって構成されろソースフォロア回路を
含む。この差動増幅回路は、カレントミラー負荷を構成
する１対のＰチャンネル型ＭＯ８ＦＥＴＱＩ１．Ｑ１２
のソース電極を電源電圧−Ｖｄｄ端子に結合すると共に
、１対のＮチャンネル型増幅ＭＯ３ＦＥＴＱ１３．Ｑ１
４のソース電極を他方の電源電圧Ｖｓｓ端子に結合し、
それらＭＯＳＦＥＴＱＩＩ、Ｑ１２のドレイン電極とＭ
ＯＳＦＥＴＱＩ３．Ｑ１４（７）ドレイン電極とを結合
して成る。上記ＭＯ８ＦＥＴＱ１３のゲート電極には基
準電圧Ｖｒｅｆが供給される。上記ソースフォロア回路
は、Ｎチャンネル型ＭＯ８ＦＥＴＱ１５のソース電極と
電源電圧Ｖｓｓ端子に抵抗Ｒｈを結合し、そのＭＯＳＦ
ＥＴＱＩ５のゲート電極を上記差動増幅回路の出力端子
即ちＭＯＳＦＥＴＱＩ４のドレイン電極に結合すると共
に、ＭＯＳＦＥＴＱＩ５（７）ソーＸ電極を上記ＭＯＳ
ＦＥＴＱ１４のゲートｔＵ極に結合して負帰還回路を構
成して成る。この定電流回路１２の各ＭＯ８ＦＥＴは飽
和領域で動作される。
上記電圧形成回路１３は、電源電圧Ｖｄｄ端子と上記Ｍ
Ｏ３ＦＥＴＱ１５のドレイン電極との間に接続した所謂
ダイオード接続されたＰチャンネル型ＭＯ５ＦＥＴＱ１
６を備え、当該ＭＯ８ＦＥＴＱ１６のドレイン電極から
一方のバイアス電圧Ｖａを得るようになっている。この
ＭＯＳＦＥＴＱＩ６は上記ＭＯ８ＦＥＴＱＩと共にカレ
ントミラー回路を構成することになる。また、上記ＭＯ
８ＦＥＴ０１６はＰチャンネル型ＭＯ３ＦＥＴＱ１７と
共にカレントミラー回路を構成し、このＭＯＳＦＥＴＱ
Ｉ７のドレイン電極と電源電圧ＶＳＳ端子との間には所
謂ダイオード接続されたＮチャンネル型ＭＯ３ＦＥＴＱ
１８が結合され、当該ＭＯ８ＦＥＴＱ１８のドレイン電
極からＬ記他方のバイアス電圧ｖｂを得るようになって
いる。こノコのＭＯＳＦＥＴＱＩ８は上記ＭＯ８ＦＥ’
ｒＱ２と共にカレントミラー回路を構成することになる
。
Ｏ３ＦＥＴＱ１５のドレイン電極との間に接続した所謂
ダイオード接続されたＰチャンネル型ＭＯ５ＦＥＴＱ１
６を備え、当該ＭＯ８ＦＥＴＱ１６のドレイン電極から
一方のバイアス電圧Ｖａを得るようになっている。この
ＭＯＳＦＥＴＱＩ６は上記ＭＯ８ＦＥＴＱＩと共にカレ
ントミラー回路を構成することになる。また、上記ＭＯ
８ＦＥＴ０１６はＰチャンネル型ＭＯ３ＦＥＴＱ１７と
共にカレントミラー回路を構成し、このＭＯＳＦＥＴＱ
Ｉ７のドレイン電極と電源電圧ＶＳＳ端子との間には所
謂ダイオード接続されたＮチャンネル型ＭＯ３ＦＥＴＱ
１８が結合され、当該ＭＯ８ＦＥＴＱ１８のドレイン電
極からＬ記他方のバイアス電圧ｖｂを得るようになって
いる。こノコのＭＯＳＦＥＴＱＩ８は上記ＭＯ８ＦＥ’
ｒＱ２と共にカレントミラー回路を構成することになる
。
上記定電流回路１２における差動増幅回路とソースフォ
ロア回路との負帰還回路構成により、ＭＯＳＦＥＴＱＩ
３及びＱ１４のゲート電圧は共に基準電圧Ｖｒｅｆに等
しくされ、抵抗Ｒｈに流れる電流はＶ ｒ ｅ ｆ ／
Ｒｂとされる。この電流Ｖｒｅ ｆ ／ ＲｈはＭＯ
ＳＦＥＴＱＩ６にも流れる。
ロア回路との負帰還回路構成により、ＭＯＳＦＥＴＱＩ
３及びＱ１４のゲート電圧は共に基準電圧Ｖｒｅｆに等
しくされ、抵抗Ｒｈに流れる電流はＶ ｒ ｅ ｆ ／
Ｒｂとされる。この電流Ｖｒｅ ｆ ／ ＲｈはＭＯ
ＳＦＥＴＱＩ６にも流れる。
したがって、コンパレータ１０の出力電圧ｖＯｕｔが電
源電圧Ｖｄｄレベルにされると、これによってオン状態
を採るＭＯＳＦＥＴＱＩとＭＯ８ＦＥＴＱ１６はカレン
トミラー回路構成する。この結果、ＭＯＳＦＥＴＱＩと
Ｑ１６とのサイズ比をαｐ＝ （Ｗｉ／Ｌｘ）／（Ｗ１
ｓ／Ｌｔｓ）とすると、ＭＯＳＦＥＴＱＩに流れる電流
Ｉｐは式［７］によって与えられる。
源電圧Ｖｄｄレベルにされると、これによってオン状態
を採るＭＯＳＦＥＴＱＩとＭＯ８ＦＥＴＱ１６はカレン
トミラー回路構成する。この結果、ＭＯＳＦＥＴＱＩと
Ｑ１６とのサイズ比をαｐ＝ （Ｗｉ／Ｌｘ）／（Ｗ１
ｓ／Ｌｔｓ）とすると、ＭＯＳＦＥＴＱＩに流れる電流
Ｉｐは式［７］によって与えられる。
Ｉｐ＝ｃｚｐＸＶｒｅｆ／Ｒｂ −−−−［７］同
様にコンパレータ１０の出力電圧Ｖ ｏ ｕ ｔが電源
電圧Ｖｓｓレベルにされると、これによってＭＯＳＦＥ
ＴＱ１６及びＱ１７によってカレントミラー回路が構成
されると共にオン状態を採るＭＯＳＦＥＴＱ２とＭＯＳ
ＦＥＴＱ１８がカレン１〜ミラ一回路構成する。この結
果、ＭＯ８ＦＥＴＱ２とＱ１６とのサイズ比をａ ｎ
＝ （（Ｗｚ ／ Ｌｚ ） ｘ（Ｗｌ、 ／ Ｌｘｔ
）） ／ ＜（’ｗｔｓ ／ ｒ−１ｓ） ｘ （Ｗｔ
Ｇ／ ｒ−ｉｓ ） ）とすると、ＭＯ８ＦＥＴＱ２に
流れる電流Ｉｎは式［８］によって与えられる。
様にコンパレータ１０の出力電圧Ｖ ｏ ｕ ｔが電源
電圧Ｖｓｓレベルにされると、これによってＭＯＳＦＥ
ＴＱ１６及びＱ１７によってカレントミラー回路が構成
されると共にオン状態を採るＭＯＳＦＥＴＱ２とＭＯＳ
ＦＥＴＱ１８がカレン１〜ミラ一回路構成する。この結
果、ＭＯ８ＦＥＴＱ２とＱ１６とのサイズ比をａ ｎ
＝ （（Ｗｚ ／ Ｌｚ ） ｘ（Ｗｌ、 ／ Ｌｘｔ
）） ／ ＜（’ｗｔｓ ／ ｒ−１ｓ） ｘ （Ｗｔ
Ｇ／ ｒ−ｉｓ ） ）とすると、ＭＯ８ＦＥＴＱ２に
流れる電流Ｉｎは式［８］によって与えられる。
Ｉｎ＝αｎＸＶｒｅｆ／Ｒｂ −−［８］したがっ
て、このバイアス回路１１を用いるときのコンパレータ
１０の判定レベルＶＨ，ＶＬは次式によって与えられる
。
て、このバイアス回路１１を用いるときのコンパレータ
１０の判定レベルＶＨ，ＶＬは次式によって与えられる
。
Ｖ Ｈ＝ Ｖ ｒ ｅ ｆ ＋ Ｒ１／ Ｒｂ Ｘ ａ
ｐ Ｘ Ｖ ｒ ｅ ｆ・・・・・・・・・・・・
［９］ ＶＬ＝Ｖｒｅｆ−Ｒ１／ＲｂＸａｎＸＶｒｅｆ・・・・
・・・・・・・・ ［ＩＯ］ 上記実施例によれば以下の作用効果を得るものである。
ｐ Ｘ Ｖ ｒ ｅ ｆ・・・・・・・・・・・・
［９］ ＶＬ＝Ｖｒｅｆ−Ｒ１／ＲｂＸａｎＸＶｒｅｆ・・・・
・・・・・・・・ ［ＩＯ］ 上記実施例によれば以下の作用効果を得るものである。
（１）第５図に示されるような従来のヒステリシスコン
パレータ回路に必要とされた抵抗Ｒ２がＭＯＳＦＥＴＱ
Ｉ、Ｑ２及びバイアス回路１１に置き換えられることに
より、多結晶シリコンなどで形成した場合に数ｍｍに及
ぶ分圧抵抗（Ｒ１＋ Ｒ２）が、集積化容易なトランジ
スタ即ち電流Ｉｒ’＋Ｉｎを生成するために必要な各種
１ヘランジスタに代替され、ヒステリシスコンパレータ
回路のチップ占有面積を大幅に低減することができる。
パレータ回路に必要とされた抵抗Ｒ２がＭＯＳＦＥＴＱ
Ｉ、Ｑ２及びバイアス回路１１に置き換えられることに
より、多結晶シリコンなどで形成した場合に数ｍｍに及
ぶ分圧抵抗（Ｒ１＋ Ｒ２）が、集積化容易なトランジ
スタ即ち電流Ｉｒ’＋Ｉｎを生成するために必要な各種
１ヘランジスタに代替され、ヒステリシスコンパレータ
回路のチップ占有面積を大幅に低減することができる。
例えば、第１図の分圧抵抗（Ｒ１＋Ｒ２）を５０にΩ１
分圧比Ｒ１／（Ｒ１＋Ｒ２）を１１５０とすると、本実
施例では同様の判定レベルをＲｈ＝１０にΩ、αｐ＝α
ｎ ＝ １ ／ ５で実現することができ、従来の場合
の総抵抗（Ｒ１＋Ｒ２）＝５０にΩに比べ本実施例では
（Ｒ１＋Ｒｂ）＝１１にΩの如く約１７５に低減するこ
とができる。特に、１つの半導体集積回路に多数のヒス
テリシスコンパレータを用いる場合にもバイアス回路１
１は１つで済むから、総抵抗を低減する効果はより顕著
になる。
分圧比Ｒ１／（Ｒ１＋Ｒ２）を１１５０とすると、本実
施例では同様の判定レベルをＲｈ＝１０にΩ、αｐ＝α
ｎ ＝ １ ／ ５で実現することができ、従来の場合
の総抵抗（Ｒ１＋Ｒ２）＝５０にΩに比べ本実施例では
（Ｒ１＋Ｒｂ）＝１１にΩの如く約１７５に低減するこ
とができる。特に、１つの半導体集積回路に多数のヒス
テリシスコンパレータを用いる場合にもバイアス回路１
１は１つで済むから、総抵抗を低減する効果はより顕著
になる。
（２）上記関係式［９コ及び［１０］より明らがなよう
に判定レベルＶＨ及びＶＬは電源電圧Ｖｄｄ及び構成素
子のプロセスパラメータに依存せず。
に判定レベルＶＨ及びＶＬは電源電圧Ｖｄｄ及び構成素
子のプロセスパラメータに依存せず。
基準電圧Ｖｒｅｆ、抵抗Ｒ１とＲｂの比、ＭＯＳＦＥＴ
のサイズ比によって゛決定され、一定な値を採ることが
できる。
のサイズ比によって゛決定され、一定な値を採ることが
できる。
（３）式［１］及び［２］から明らかなように、第５図
に示される従来の回路構成ではその判定レベルは、基準
電圧Ｖｒｅｆからの遷移量が、＋ＲＬＸ（Ｖｄｄ−Ｖｒ
ｅｆ）／（Ｒ１＋Ｒ２）、及び−ＲＩＸＶｒｅｆ／（Ｒ
１＋Ｒ２）とされ、基準電圧Ｖｒｅｆが１／２Ｖｄｄ以
外のときは相互に等しくすることができない。これに比
べて上記実施例の場合には、αｐ＝αｎに設定すること
により、基準電圧Ｖｒｅｆのレベル如何に拘らずこれを
中心とする判定レベルＶＨ及びＶＬの遷移量を相互に等
しくすることができる。
に示される従来の回路構成ではその判定レベルは、基準
電圧Ｖｒｅｆからの遷移量が、＋ＲＬＸ（Ｖｄｄ−Ｖｒ
ｅｆ）／（Ｒ１＋Ｒ２）、及び−ＲＩＸＶｒｅｆ／（Ｒ
１＋Ｒ２）とされ、基準電圧Ｖｒｅｆが１／２Ｖｄｄ以
外のときは相互に等しくすることができない。これに比
べて上記実施例の場合には、αｐ＝αｎに設定すること
により、基準電圧Ｖｒｅｆのレベル如何に拘らずこれを
中心とする判定レベルＶＨ及びＶＬの遷移量を相互に等
しくすることができる。
〔実施例２〕
上記実施例１ではバイアス回路１１のＭＯ８ＦＥＴＱ１
３のゲート電極に基準電圧Ｖｒｅｆを直接供給するよう
にしたが、例えば第３図に示されるように、ゲート電極
に基準電圧Ｖ ｒ ｅ ｆを受けるＮチャンネル型ＭＯ
３ＦＥＴＱ２０と、ダイオード接続されたＮチャンネル
型ＭＯ８ＦＥＴＱ２１とを電源電圧Ｖｄｄ端子と電源電
圧ｖｓｓ端子との間に直列接続して分圧回路を構成し、
これによって基準電圧Ｖ ｒ ｅ ｆを分圧形成した電
圧Ｖｒｅｆ’を、第２図のＭＯ８ＦＥＴＱ１３に供給す
る。尚、ＭＯ８ＦＥＴＱ２０及びＱ２１はＰ型ウェル領
域内に形成されていて、その基体ゲートとしてのＰ型ウ
ェル領域はそのソース電極に等しい電位にされ、これに
より、ＭＯ８ＦＥＴＱ２０゜Ｑ２１のしきい値電圧は基
板効果による影響を受けないようになっている。その余
の構成は実施例１と同様である。
３のゲート電極に基準電圧Ｖｒｅｆを直接供給するよう
にしたが、例えば第３図に示されるように、ゲート電極
に基準電圧Ｖ ｒ ｅ ｆを受けるＮチャンネル型ＭＯ
３ＦＥＴＱ２０と、ダイオード接続されたＮチャンネル
型ＭＯ８ＦＥＴＱ２１とを電源電圧Ｖｄｄ端子と電源電
圧ｖｓｓ端子との間に直列接続して分圧回路を構成し、
これによって基準電圧Ｖ ｒ ｅ ｆを分圧形成した電
圧Ｖｒｅｆ’を、第２図のＭＯ８ＦＥＴＱ１３に供給す
る。尚、ＭＯ８ＦＥＴＱ２０及びＱ２１はＰ型ウェル領
域内に形成されていて、その基体ゲートとしてのＰ型ウ
ェル領域はそのソース電極に等しい電位にされ、これに
より、ＭＯ８ＦＥＴＱ２０゜Ｑ２１のしきい値電圧は基
板効果による影響を受けないようになっている。その余
の構成は実施例１と同様である。
この実施例２のように基準電圧Ｖ ｒ ｅ ｆよりもレ
ベルの低い電圧Ｖｒｅｆ ’をＭＯ３ＦＥＴＱ１３のゲ
ート電極に与えるようにすれば、式［９］。
ベルの低い電圧Ｖｒｅｆ ’をＭＯ３ＦＥＴＱ１３のゲ
ート電極に与えるようにすれば、式［９］。
［１０］から明らかなように、実施例１の場合と同じ判
定レベルを得る場合には、同大の基準電圧Ｖｒｅｆレベ
ルが低くされる分だけ抵抗Ｒｂを小さくすることができ
、総抵抗を一層小さくすることができるという特有の効
果を得ることができる。
定レベルを得る場合には、同大の基準電圧Ｖｒｅｆレベ
ルが低くされる分だけ抵抗Ｒｂを小さくすることができ
、総抵抗を一層小さくすることができるという特有の効
果を得ることができる。
〔実施例３〕
上記各実施例において、コンパレータ１０の出力電圧Ｖ
ｏｕｔに応じて異なる電流を選択的に抵抗Ｒ１に流すこ
とによって判定レベルＶＨ，ＶＬにヒステリシス特性を
与える電流源回路は、コンパレータ１０の出力端子と非
反転入力端子との間に並列接続した導電型の異なる１対
のＭＯ８ＦＥＴＱＬ、Ｑ２を電流源にすると共にそれら
ＭＯ３ＦＥＴＱＩ、Ｑ２のソース電圧を直接コンパレー
タ１０の出力電圧Ｖ ｏ ｕ ｔで制御することによっ
て斯るＭＯ３ＦＥＴＱＩ、Ｑ２を相補的スイッチ状態に
制御するものである。実施例３の電流源回路は、電源電
圧Ｖｄｄ端子にソース電極を結合した第１電流源として
のＰチャンネル型ＭＯ３ＦＥＴＱ３１と、電源電圧Ｖｓ
ｓ端子にソース電極を結合した第２電流源としてのＮチ
ャンネル型ＭＯ８Ｆ Ｅ Ｔ Ｑ ３２とを備える。更
にこれらＭＯ８ＦＥＴＱ３１．Ｑ３２のドレイン電極を
コンパレータ１０の出力に応じて選択的にコンパレータ
１０の非反転入力端子に導通制御するスイッチ回路とし
て、コンパレータ１０の非反転入力端子とＭＯＳ ＦＥ
ＴＱ３１のドレイン電極との間にＰチャンネル型ＭＯ８
ＦＥＴＱ３３を結合すると共に、コンパレータ１０の非
反転入力端子とＭＯ８ＦＥＴＱ３２のドレイン電極との
間にＮチャンネル型ＭＯ３ＦＥＴＱ３４を結合する。上
記ＭＯ３ＦＥＴＱ３１．Ｑ３２のゲート電極には上記バ
イアス回路１１からバイアス電圧Ｖａ、Ｖｂが印加され
、上記ＭＯ８ＦＥＴＱ３３．Ｑ３４のゲート電極はコン
パレータ１０の出力電圧Ｖｏｕｔを反転させるインバー
タ３５の出力端子に結合される。
ｏｕｔに応じて異なる電流を選択的に抵抗Ｒ１に流すこ
とによって判定レベルＶＨ，ＶＬにヒステリシス特性を
与える電流源回路は、コンパレータ１０の出力端子と非
反転入力端子との間に並列接続した導電型の異なる１対
のＭＯ８ＦＥＴＱＬ、Ｑ２を電流源にすると共にそれら
ＭＯ３ＦＥＴＱＩ、Ｑ２のソース電圧を直接コンパレー
タ１０の出力電圧Ｖ ｏ ｕ ｔで制御することによっ
て斯るＭＯ３ＦＥＴＱＩ、Ｑ２を相補的スイッチ状態に
制御するものである。実施例３の電流源回路は、電源電
圧Ｖｄｄ端子にソース電極を結合した第１電流源として
のＰチャンネル型ＭＯ３ＦＥＴＱ３１と、電源電圧Ｖｓ
ｓ端子にソース電極を結合した第２電流源としてのＮチ
ャンネル型ＭＯ８Ｆ Ｅ Ｔ Ｑ ３２とを備える。更
にこれらＭＯ８ＦＥＴＱ３１．Ｑ３２のドレイン電極を
コンパレータ１０の出力に応じて選択的にコンパレータ
１０の非反転入力端子に導通制御するスイッチ回路とし
て、コンパレータ１０の非反転入力端子とＭＯＳ ＦＥ
ＴＱ３１のドレイン電極との間にＰチャンネル型ＭＯ８
ＦＥＴＱ３３を結合すると共に、コンパレータ１０の非
反転入力端子とＭＯ８ＦＥＴＱ３２のドレイン電極との
間にＮチャンネル型ＭＯ３ＦＥＴＱ３４を結合する。上
記ＭＯ３ＦＥＴＱ３１．Ｑ３２のゲート電極には上記バ
イアス回路１１からバイアス電圧Ｖａ、Ｖｂが印加され
、上記ＭＯ８ＦＥＴＱ３３．Ｑ３４のゲート電極はコン
パレータ１０の出力電圧Ｖｏｕｔを反転させるインバー
タ３５の出力端子に結合される。
実施例の３のヒステリシスコンパレータにおいて、コン
パレータ１０の出力電圧Ｖ ｏ ｕ ｔがインバータ３
５の論理しきい値電圧に対してハイレベルにされると、
ＭＯ５ＦＥＴＱ３３がオン状態にされる結果、ＭＯ３Ｆ
ＥＴＱ３１が上記ＭＯ８ＦＥＴＱＩと同様の電流源とし
て機能されることにより、式［９］と同じ判定レベルＶ
Ｈを得ることができる。また、コンパレータ１０の出力
電圧Ｖｏｕｔがインバータ３５の論理しきい値電圧に対
してローレベルにされると、ＭＯ８ＦＥＴＱ３４がオン
状態にされる結果、ＭＯ３ＦＥＴＱ３２が上記ＭＯ８Ｆ
ＥＴＱ’２と同様の電流源として機能されることにより
、式［１０］と同じ判定レベルＶＬを得ることができる
。
パレータ１０の出力電圧Ｖ ｏ ｕ ｔがインバータ３
５の論理しきい値電圧に対してハイレベルにされると、
ＭＯ５ＦＥＴＱ３３がオン状態にされる結果、ＭＯ３Ｆ
ＥＴＱ３１が上記ＭＯ８ＦＥＴＱＩと同様の電流源とし
て機能されることにより、式［９］と同じ判定レベルＶ
Ｈを得ることができる。また、コンパレータ１０の出力
電圧Ｖｏｕｔがインバータ３５の論理しきい値電圧に対
してローレベルにされると、ＭＯ８ＦＥＴＱ３４がオン
状態にされる結果、ＭＯ３ＦＥＴＱ３２が上記ＭＯ８Ｆ
ＥＴＱ’２と同様の電流源として機能されることにより
、式［１０］と同じ判定レベルＶＬを得ることができる
。
この実施例３の構成は、コンパレータ１０の出力インピ
ーダンスを無視することができない場合のようにその出
力電圧Ｖ ｏ ｕ ｔが電源電圧Ｖｓｓから電源電圧Ｖ
ｄｄの間でフルスイングすることができない場合の改良
例とされる。即ち、このような場合には実施例１の回路
構成では電流源として機能するＭＯ３ＦＥＴＱＩ、Ｑ２
によって供給される電流”Ｐ＋ Ｉｎが減少されて、
判定レベルＶＴ−Ｉ、ＶＬが不安定になる虞がある。こ
の点、実施例３の構成は、ＭＯ３ＦＥＴＱ３１．Ｑ３２
のソース電圧は電源電圧Ｖｄｄ、Ｖｓｓに固定され、コ
ンパレータ１０の出力振幅性能に一切影響されず、コン
パレータ１０の出力抵抗が大きい場合やさらにはその出
力電圧がフルスイングしない場合にも実施例１と同様の
効果を簡単に得ることができるという特有の効果がある
。
ーダンスを無視することができない場合のようにその出
力電圧Ｖ ｏ ｕ ｔが電源電圧Ｖｓｓから電源電圧Ｖ
ｄｄの間でフルスイングすることができない場合の改良
例とされる。即ち、このような場合には実施例１の回路
構成では電流源として機能するＭＯ３ＦＥＴＱＩ、Ｑ２
によって供給される電流”Ｐ＋ Ｉｎが減少されて、
判定レベルＶＴ−Ｉ、ＶＬが不安定になる虞がある。こ
の点、実施例３の構成は、ＭＯ３ＦＥＴＱ３１．Ｑ３２
のソース電圧は電源電圧Ｖｄｄ、Ｖｓｓに固定され、コ
ンパレータ１０の出力振幅性能に一切影響されず、コン
パレータ１０の出力抵抗が大きい場合やさらにはその出
力電圧がフルスイングしない場合にも実施例１と同様の
効果を簡単に得ることができるという特有の効果がある
。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。
例えば、上記実施例で説明した電流源はＭＯＳＦＥＴを
用いる構成に限定されず適宜変更することができる。ま
た、バイアス回路も定電流源を備えてバイアス電圧を定
電圧とする回路構成に限定されない。また、バイアス回
路に定電流回路を含めて構成する場合に当該定電流回路
の構成は上記実施例に限定されず適宜変更することがで
きる。
用いる構成に限定されず適宜変更することができる。ま
た、バイアス回路も定電流源を備えてバイアス電圧を定
電圧とする回路構成に限定されない。また、バイアス回
路に定電流回路を含めて構成する場合に当該定電流回路
の構成は上記実施例に限定されず適宜変更することがで
きる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路に適
用した場合について説明したが、本発明はそれに限定さ
れず各種電子回路に適用することができる。本発明は少
なくとも判定レベルにヒステリシス特性をもたせた条件
のものに適用することができる。
をその背景となった利用分野である半導体集積回路に適
用した場合について説明したが、本発明はそれに限定さ
れず各種電子回路に適用することができる。本発明は少
なくとも判定レベルにヒステリシス特性をもたせた条件
のものに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、コンパレータの出力に応じて異なる電流を選
択的に抵抗に流してコンパレータの判定レベルにヒステ
リシス特性を与える電流源回路を備えることにより、そ
の抵抗に対して所定の抵抗比を採る為の特別な抵抗素子
をコンパレータの出力端子と非反転入力端子との間に介
在させる必要がなくなり、これによってヒステリシスコ
ンパレータ回路のための占有面積を小さくすることがで
きるとい効果がある。更に、定電流源から上記抵抗に電
流を流す構成の電流源回路を採用する場合には、判定レ
ベルの電源電圧依存性を減少もしくは無くすことができ
るという効果がある。
択的に抵抗に流してコンパレータの判定レベルにヒステ
リシス特性を与える電流源回路を備えることにより、そ
の抵抗に対して所定の抵抗比を採る為の特別な抵抗素子
をコンパレータの出力端子と非反転入力端子との間に介
在させる必要がなくなり、これによってヒステリシスコ
ンパレータ回路のための占有面積を小さくすることがで
きるとい効果がある。更に、定電流源から上記抵抗に電
流を流す構成の電流源回路を採用する場合には、判定レ
ベルの電源電圧依存性を減少もしくは無くすことができ
るという効果がある。
第１図は本発明に係るヒステリシスコンパレータ回路の
一実施例を示す回路図、 第２図はバイアス回路の一例を示す回路図、第３図はバ
イアス回路の基準電圧を分圧するための分圧回路の一例
を示す回路図。 第４図はヒステリシスコンパレータ回路の他の実施例を
示す回路図、 第５図は従来のヒステリシスコンパレータ回路の回路図
、 第６図はヒステリシスコンパレータ回路のヒステリシス
特性を示す説明図である。 １０・・・コンパレータ、１１・・・バイアス回路、Ｖ
ａ、Ｖｂ・・・バイアス電圧、Ｖｉｎ・・・入力電圧、
Ｖｒｅｆ・・・基準電圧、Ｖｏｕｔ・・・出力電圧、Ｖ
ｄｄ。 Ｖ’ ｓ ｓ・・・電源電圧、Ｑｌ、Ｑ２・・・電流源
としてのＭＯＳＦＥＴ、Ｒ１・・・抵抗、１２・・・定
電流源回路、１３・・・電圧形成回路、Ｑ３１．Ｑ３２
・・・電流源として（７）ＭＯＳＦＥＴ、Ｑ３３．Ｑ３
４・７．イッチ回路を構成するＭｏ５ＦＥＴ。 第 １ 図 ・ ７７ 第２図 コ 第３図 第 ４ 図 第５図 第 ６ 図 ＶＬ ＶＨ
一実施例を示す回路図、 第２図はバイアス回路の一例を示す回路図、第３図はバ
イアス回路の基準電圧を分圧するための分圧回路の一例
を示す回路図。 第４図はヒステリシスコンパレータ回路の他の実施例を
示す回路図、 第５図は従来のヒステリシスコンパレータ回路の回路図
、 第６図はヒステリシスコンパレータ回路のヒステリシス
特性を示す説明図である。 １０・・・コンパレータ、１１・・・バイアス回路、Ｖ
ａ、Ｖｂ・・・バイアス電圧、Ｖｉｎ・・・入力電圧、
Ｖｒｅｆ・・・基準電圧、Ｖｏｕｔ・・・出力電圧、Ｖ
ｄｄ。 Ｖ’ ｓ ｓ・・・電源電圧、Ｑｌ、Ｑ２・・・電流源
としてのＭＯＳＦＥＴ、Ｒ１・・・抵抗、１２・・・定
電流源回路、１３・・・電圧形成回路、Ｑ３１．Ｑ３２
・・・電流源として（７）ＭＯＳＦＥＴ、Ｑ３３．Ｑ３
４・７．イッチ回路を構成するＭｏ５ＦＥＴ。 第 １ 図 ・ ７７ 第２図 コ 第３図 第 ４ 図 第５図 第 ６ 図 ＶＬ ＶＨ
Claims (1)
- 【特許請求の範囲】 １、抵抗を介して非反転入力端子に判定レベルが与えら
れると共に反転入力端子に入力電圧が与えられ、その判
定レベルに対する入力電圧レベルの高低に応じた出力を
得るコンパレータと、コンパレータの出力に応じて異な
る電流を選択的に上記抵抗に流して上記判定レベルにヒ
ステリシス特性を与える電流源回路とを備えたヒステリ
シスコンパレータ回路。 ２、上記電流源回路は、コンパレータの出力端子と非反
転入力端子との間に並列接続した導電型の異なる１対の
トランジスタと、上記トランジスタを飽和領域で動作さ
せ得るバイアス回路とを備えた特許請求の範囲第１項記
載のヒステリシスコンパレータ回路。 ３、上記電流源回路は、相互に異なる第１及び第２電流
源と、第１又は第２電流源をコンパレータの出力に応じ
て選択的に非反転入力端子に接続制御するスイッチ回路
とを備えた特許請求の範囲第１項記載のヒステリシスコ
ンパレータ回路。 ４、上記第１及び第２電流源は、相互に導電型の異なる
トランジスタであって、個々のトランジスタは飽和領域
で動作されるバイアス電圧を受ける特許請求の範囲第３
項記載のヒステリシスコンパレータ回路。 ５、上記バイアス回路は、定電流回路を備え、これによ
って得られる定電流を夫々異なる比率で上記個々のトラ
ンジスタに鏡映するためのバイアス電圧を形成して夫々
のトランジスタに供給する電圧形成手段とを備えた特許
請求の範囲第２項又は第４項記載のヒステリシスコンパ
レータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010663A JP2565528B2 (ja) | 1988-01-22 | 1988-01-22 | ヒステリシスコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010663A JP2565528B2 (ja) | 1988-01-22 | 1988-01-22 | ヒステリシスコンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188016A true JPH01188016A (ja) | 1989-07-27 |
| JP2565528B2 JP2565528B2 (ja) | 1996-12-18 |
Family
ID=11756479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010663A Expired - Fee Related JP2565528B2 (ja) | 1988-01-22 | 1988-01-22 | ヒステリシスコンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565528B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997000432A1 (en) * | 1995-05-05 | 1997-01-03 | Ford Motor Company | Temperature measuring assembly |
| US6448768B1 (en) | 1997-02-28 | 2002-09-10 | Asahi Kasei Electronics Co., Ltd. | Magnetic sensor with a signal processing circuit |
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| CN114400039A (zh) * | 2022-01-14 | 2022-04-26 | 成都博尔微晶科技有限公司 | 一种具有迟滞特性的电压监测电路 |
Citations (3)
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|---|---|---|---|---|
| JPS58188922A (ja) * | 1982-04-28 | 1983-11-04 | Sony Corp | 信号比較回路 |
| JPS61156915A (ja) * | 1984-12-28 | 1986-07-16 | Oki Electric Ind Co Ltd | 閾値切替え回路 |
| JPS6221319A (ja) * | 1985-07-22 | 1987-01-29 | New Japan Radio Co Ltd | ヒステリシスコンパレ−タ |
-
1988
- 1988-01-22 JP JP63010663A patent/JP2565528B2/ja not_active Expired - Fee Related
Patent Citations (3)
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| CN114400039A (zh) * | 2022-01-14 | 2022-04-26 | 成都博尔微晶科技有限公司 | 一种具有迟滞特性的电压监测电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2565528B2 (ja) | 1996-12-18 |
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