JPH01188963A - 読出し専用メモリアクセス回路 - Google Patents
読出し専用メモリアクセス回路Info
- Publication number
- JPH01188963A JPH01188963A JP63012936A JP1293688A JPH01188963A JP H01188963 A JPH01188963 A JP H01188963A JP 63012936 A JP63012936 A JP 63012936A JP 1293688 A JP1293688 A JP 1293688A JP H01188963 A JPH01188963 A JP H01188963A
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- output
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、１チツプマイコンおよびディジタル信号処理
（ＤＳＰ）の読出し専用メモリ（以下、ＲＯＭと記す）
のアクセス回路に関するものである。
（ＤＳＰ）の読出し専用メモリ（以下、ＲＯＭと記す）
のアクセス回路に関するものである。
従来の技術
第３図に、従来例のＲＯＭアクセス回路を示す。即ち、
加算器（ＡＤＤＥＲ）１とＲＯＭ ３と、このＲＯＭ１
のアドレスを指定するプログラムカウンタ・レジスタ（
以下ＰＣレジスタと称す。）２とを用いて、ＰＣレジス
タ２の出力を加算器１の一方の入力とし、他方の入力に
相対アドレス入力信号を入力し、加算器１の出力をＰＣ
レジスタ２の入力としていた。
加算器（ＡＤＤＥＲ）１とＲＯＭ ３と、このＲＯＭ１
のアドレスを指定するプログラムカウンタ・レジスタ（
以下ＰＣレジスタと称す。）２とを用いて、ＰＣレジス
タ２の出力を加算器１の一方の入力とし、他方の入力に
相対アドレス入力信号を入力し、加算器１の出力をＰＣ
レジスタ２の入力としていた。
これにより、相対アドレス入力信号の値だけ、次々とＰ
Ｃレジスタ２の出力に加算された値が現われ、この値に
従ってＲＯＭ３のアドレスが決定される仕組みとなって
いる。
Ｃレジスタ２の出力に加算された値が現われ、この値に
従ってＲＯＭ３のアドレスが決定される仕組みとなって
いる。
次に、この従来のＲＯＭアクセス回路のタイミングチャ
ートを、第４図に示す。第４図に示すように、プログラ
ムカウンタの値が次々にインクリメントされ、これに同
期して、ＲＯＭのスライドであるアドレスデコードと出
力線プリチャージおよびディスチャージが実行されてい
た。
ートを、第４図に示す。第４図に示すように、プログラ
ムカウンタの値が次々にインクリメントされ、これに同
期して、ＲＯＭのスライドであるアドレスデコードと出
力線プリチャージおよびディスチャージが実行されてい
た。
発明が解決しようとする課題
しかし、第３図に示す従来例の回路では、ＲＯＭの読出
しの周期（ＴＰＯＩＩ）は、アドレスデコード時間（Ｔ
ＡＤ）と出力線ディスチャージ時間（Ｔｏｏ）との和と
なってしまい、ＴＡＤとＴＤＤが決定された場合、ＴＡ
Ｄ＋ＴＤＤの値以下には時間の短縮は図れない。
しの周期（ＴＰＯＩＩ）は、アドレスデコード時間（Ｔ
ＡＤ）と出力線ディスチャージ時間（Ｔｏｏ）との和と
なってしまい、ＴＡＤとＴＤＤが決定された場合、ＴＡ
Ｄ＋ＴＤＤの値以下には時間の短縮は図れない。
本発明は、かかる点に鑑みてなされたもので、簡易な構
成で、ＲＯＭの読出し周期を見掛は上短縮するＲＯＭア
クセス回路を提供することを目的としている。
成で、ＲＯＭの読出し周期を見掛は上短縮するＲＯＭア
クセス回路を提供することを目的としている。
課題を解決するための手段
本発明は、複数のアドレスレジスタの各出力を第１の２
人力マルチプレクサを通して、相対アドレス入力端子を
有する加算器に人力接続し、この加算器の出力を前記複
数のアドレスレジスタの各入力に接続し、これら各アド
レスレジスタの出力を、各々、偶数アドレスデータＲＯ
Ｍと奇数アドレスデータＲＯＭとに各々入力接続し、前
記偶数および奇数アドレスデータＲＯＭの各出力を第２
の２人１カマルチブレクサの各入力接続とし５、同第２
のマルチプレクサの出力をＲＯＭデータ出力とした構成
のＲＯＭアクセス回路である。
人力マルチプレクサを通して、相対アドレス入力端子を
有する加算器に人力接続し、この加算器の出力を前記複
数のアドレスレジスタの各入力に接続し、これら各アド
レスレジスタの出力を、各々、偶数アドレスデータＲＯ
Ｍと奇数アドレスデータＲＯＭとに各々入力接続し、前
記偶数および奇数アドレスデータＲＯＭの各出力を第２
の２人１カマルチブレクサの各入力接続とし５、同第２
のマルチプレクサの出力をＲＯＭデータ出力とした構成
のＲＯＭアクセス回路である。
作用
本発明は上記に示した構成により、偶数アドレスデータ
ＲＯＭと奇数アドレスデータＲＯＭを時間軸上で、交互
にアクセスすることにより、見掛は上のＲＯＭの読出し
周期が（ＴＡＤ＋ ＴＤＤ） ／ ２と従来に比べて半
分となる。
ＲＯＭと奇数アドレスデータＲＯＭを時間軸上で、交互
にアクセスすることにより、見掛は上のＲＯＭの読出し
周期が（ＴＡＤ＋ ＴＤＤ） ／ ２と従来に比べて半
分となる。
実施例
第１図に本発明の一実施例を示す。第１図において、４
は偶数アドレスデータＲＯＭ６のアドレスを一時的に保
持するアドレスレジスタであり、１１は奇数アドレスデ
ータＲＯＭ７のアドレスを一時的に保持するアドレスレ
ジスタである。また、１２は、アドレスレジスタ４とア
ドレスレジスタ１１の各々の出力を入力とする２入力マ
ルチプレクサで、この２入力マルチプレクサ１２の出力
を加算器８の一方の入力とし、また、偶数アドレスデー
タＲＯＭまたは奇数アドレスデータＲＯＭにづいてのア
ドレスとして相対増減量を決定する相対アドレス入力端
子９を加算器８の他方の入力とするこ、の加算器８への
２人力に応じて、加算出力を、交互に、アドレスレジス
タ４またはアドレスレジスタ１１に入力し、その出力を
それぞれＲＯＭ６または７に接続し、その出力をマルチ
プレクサ５を介して、アドレス加算結果（加算器８の出
力〉に応じて、偶数アドレスデータＲＯＭ６または奇数
アドレスデータＲＯＭ７のいずれかの出力を選択し、Ｒ
ＯＭ出力端子１０に出力する。
は偶数アドレスデータＲＯＭ６のアドレスを一時的に保
持するアドレスレジスタであり、１１は奇数アドレスデ
ータＲＯＭ７のアドレスを一時的に保持するアドレスレ
ジスタである。また、１２は、アドレスレジスタ４とア
ドレスレジスタ１１の各々の出力を入力とする２入力マ
ルチプレクサで、この２入力マルチプレクサ１２の出力
を加算器８の一方の入力とし、また、偶数アドレスデー
タＲＯＭまたは奇数アドレスデータＲＯＭにづいてのア
ドレスとして相対増減量を決定する相対アドレス入力端
子９を加算器８の他方の入力とするこ、の加算器８への
２人力に応じて、加算出力を、交互に、アドレスレジス
タ４またはアドレスレジスタ１１に入力し、その出力を
それぞれＲＯＭ６または７に接続し、その出力をマルチ
プレクサ５を介して、アドレス加算結果（加算器８の出
力〉に応じて、偶数アドレスデータＲＯＭ６または奇数
アドレスデータＲＯＭ７のいずれかの出力を選択し、Ｒ
ＯＭ出力端子１０に出力する。
次に、第２図（ａ） 、 （ｂ）に本発明のＲＯＭアク
セス回路の一実施例のタイミングチャートを示す。第２
図（ａ）に示したのは、偶数アドレスデータＲＯＭのタ
イミングチャートであり、同１ｆｆｌ （ｂ）に、奇数
アドレスデータＲＯＭのタイミングチャートを示す。こ
の２つのタイミングチャートでは、タイミングがアドレ
スレジスタ出力の変化周期の半分だけずれている。この
ＲＯＭアクセス回路では、アドレス結果に応じて、偶数
または奇数アドレスデータＲＯＭのいずれかの出力を選
択できるため、ｎ番地１アクセスから（ｎ＋１）番地ア
クセス時間（ＴＲＯＭ）がＲＯＭアドレスデコード時間
（ＴＡＤ）とＲＯＭ出力線ディスチャージ時間（ＴＤＤ
）の和の半分、即ち、 ＴＲ０Ｍ ＝ （ＴＡＤ＋ＴＤＤ） ／ ２で実行でき
る。
セス回路の一実施例のタイミングチャートを示す。第２
図（ａ）に示したのは、偶数アドレスデータＲＯＭのタ
イミングチャートであり、同１ｆｆｌ （ｂ）に、奇数
アドレスデータＲＯＭのタイミングチャートを示す。こ
の２つのタイミングチャートでは、タイミングがアドレ
スレジスタ出力の変化周期の半分だけずれている。この
ＲＯＭアクセス回路では、アドレス結果に応じて、偶数
または奇数アドレスデータＲＯＭのいずれかの出力を選
択できるため、ｎ番地１アクセスから（ｎ＋１）番地ア
クセス時間（ＴＲＯＭ）がＲＯＭアドレスデコード時間
（ＴＡＤ）とＲＯＭ出力線ディスチャージ時間（ＴＤＤ
）の和の半分、即ち、 ＴＲ０Ｍ ＝ （ＴＡＤ＋ＴＤＤ） ／ ２で実行でき
る。
発明の効果
以上、述べてきたように、本発明によれば、簡単な回路
構成により、ＲＯＭの読出し周期が、従来の半分の時間
で、ＲＯＭデータの読出しくアクセス）が可能となり、
実用的にきわめて有用である。
構成により、ＲＯＭの読出し周期が、従来の半分の時間
で、ＲＯＭデータの読出しくアクセス）が可能となり、
実用的にきわめて有用である。
【図面の簡単な説明】
ＲＯＭアクセス回路のタイミングチャート、第３図およ
び第４図は従来のＲＯＭアクセス回路の回路図およびタ
イミングチャートである。 １・・・・・・加算器、２・・・・・・アドレスレジス
タ、３・・・・・・ＲＯＭ部、４・・・・・・偶数アド
レスデータＲＯＭ用アドレスレジスタ、５・・・・・・
２人力マルチブレクサ、６・・・・・・偶数アドレスデ
ータＲＯＭ、７・・・・・・奇数アドレスデータＲＯＭ
、８・・・・・・加算器、９・・・・・・相対アドレス
入力端子、１０・・・・・・ＲＯＭ出力端子、１１・・
・・・・奇数アドレスデータＲＯＭ用アドレスレジスタ
、１２・・・・・・２人力マルチプレクサ。 代理人の氏名 弁理士 中尾敏男 ほか１名ｓ、ｔ２−
−−マルチプレグブ 第１図 第２図 第３図
び第４図は従来のＲＯＭアクセス回路の回路図およびタ
イミングチャートである。 １・・・・・・加算器、２・・・・・・アドレスレジス
タ、３・・・・・・ＲＯＭ部、４・・・・・・偶数アド
レスデータＲＯＭ用アドレスレジスタ、５・・・・・・
２人力マルチブレクサ、６・・・・・・偶数アドレスデ
ータＲＯＭ、７・・・・・・奇数アドレスデータＲＯＭ
、８・・・・・・加算器、９・・・・・・相対アドレス
入力端子、１０・・・・・・ＲＯＭ出力端子、１１・・
・・・・奇数アドレスデータＲＯＭ用アドレスレジスタ
、１２・・・・・・２人力マルチプレクサ。 代理人の氏名 弁理士 中尾敏男 ほか１名ｓ、ｔ２−
−−マルチプレグブ 第１図 第２図 第３図
Claims (1)
- 複数のアドレスレジスタの各出力を第１の２入力マル
チプレクサを通して、相対アドレス入力端子を有する加
算器に入力接続し、この加算器の出力を前記複数のアド
レスレジスタの各入力に接続し、これら複数のアドレス
レジスタの各出力を偶数アドレスデータＲＯＭと奇数ア
ドレスデータＲＯＭとに各々入力接続し、前記偶数およ
び奇数アドレスデータＲＯＭの各出力を第２の２入力マ
ルチプレクサの各入力接続とし、この第２のマルチプレ
クサの出力をＲＯＭデータ出力としたことを特徴とする
読出し専用メモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012936A JPH01188963A (ja) | 1988-01-22 | 1988-01-22 | 読出し専用メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012936A JPH01188963A (ja) | 1988-01-22 | 1988-01-22 | 読出し専用メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01188963A true JPH01188963A (ja) | 1989-07-28 |
Family
ID=11819168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012936A Pending JPH01188963A (ja) | 1988-01-22 | 1988-01-22 | 読出し専用メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01188963A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148598U (ja) * | 1977-04-27 | 1978-11-22 | ||
| US4253544A (en) * | 1980-02-11 | 1981-03-03 | Inco Safety Products Company | Energy absorbing lanyard |
| JPS58171153U (ja) * | 1982-05-13 | 1983-11-15 | 藤井電工株式会社 | 緩衝装置を備えた安全帯 |
-
1988
- 1988-01-22 JP JP63012936A patent/JPH01188963A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148598U (ja) * | 1977-04-27 | 1978-11-22 | ||
| US4253544A (en) * | 1980-02-11 | 1981-03-03 | Inco Safety Products Company | Energy absorbing lanyard |
| JPS58171153U (ja) * | 1982-05-13 | 1983-11-15 | 藤井電工株式会社 | 緩衝装置を備えた安全帯 |
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