JPH02127751A - ミスアラインメント処理回路 - Google Patents
ミスアラインメント処理回路Info
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- JPH02127751A JPH02127751A JP28112188A JP28112188A JPH02127751A JP H02127751 A JPH02127751 A JP H02127751A JP 28112188 A JP28112188 A JP 28112188A JP 28112188 A JP28112188 A JP 28112188A JP H02127751 A JPH02127751 A JP H02127751A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、汎用のダイレクト・メモリ・アクセス・コン
トローラＤＭＡＣを用いた際に発生するミスアラインメ
ント（Ｍｉｓａｌｉｇｎｍｅｎｔ ；転送データ幅の不
整合）を調整するミスアラインメント処理回路に関する
ものである。
トローラＤＭＡＣを用いた際に発生するミスアラインメ
ント（Ｍｉｓａｌｉｇｎｍｅｎｔ ；転送データ幅の不
整合）を調整するミスアラインメント処理回路に関する
ものである。
〈従来の技術〉
はじめに、ＤＭＡＣを用いて３２ビット・データをＬ）
ＭＡ転送する際の概念を第５図に示し、説明する。
ＭＡ転送する際の概念を第５図に示し、説明する。
この図で、３２ビット・データ・バス■）１３について
、転送するデータは４バイト単位（８ビットＸ４）で構
成され、それぞれのデータについてアドレス（４ｎ十０
．４ｎ＋１．４ｎ＋２．４ｎ＋３）：ｎ＝０．１，２．
・・・）がＭＳＢ側からＬＳＢ側に向かって対応してい
る。
、転送するデータは４バイト単位（８ビットＸ４）で構
成され、それぞれのデータについてアドレス（４ｎ十０
．４ｎ＋１．４ｎ＋２．４ｎ＋３）：ｎ＝０．１，２．
・・・）がＭＳＢ側からＬＳＢ側に向かって対応してい
る。
そして、ＤＭＡＣはデータ転送を開始すると、各々のデ
ータに対応してデータ・ストローブ信号ＤＳＯ，ＤＳＩ
、ＤＳ２．ＤＳ３を同時にアサートし、３２ビット・デ
ータ（４バイト・データ）の１） Ｍ Ａデータ転送を
実現している。
ータに対応してデータ・ストローブ信号ＤＳＯ，ＤＳＩ
、ＤＳ２．ＤＳ３を同時にアサートし、３２ビット・デ
ータ（４バイト・データ）の１） Ｍ Ａデータ転送を
実現している。
〈発明が解決しようとする課題〉
ところで、第６図に示すような場合、即ち３２ビット・
データ・バスＤＢを用いてアドレス４ｎ＋２から４ｎ＋
１０までのデータ（斜線で示した部分；９バイト）をＤ
ＭＡ転送する要求が発生することがたびたびある。
データ・バスＤＢを用いてアドレス４ｎ＋２から４ｎ＋
１０までのデータ（斜線で示した部分；９バイト）をＤ
ＭＡ転送する要求が発生することがたびたびある。
このＤＭＡ転送は、３サイクルで行われ、１サイクル目
はアドレス４ｎ＋０〜４ｎ＋３のデータについてデータ
・ストローブ信号ＤＳＯ〜ＤＳ３が出力され、２サイク
ル目はアドレス４ｎ＋４〜４ｎ＋７のデータについてデ
ータ・ストローブ信号ＤＳＯ〜ＤＳ３が出力され、３サ
イクル目にアドレス４ｎ＋８〜４ｎ＋１１のデータにつ
いてデータ・ストローブ信号ＤＳＯ〜ＤＳ３が出力され
る。
はアドレス４ｎ＋０〜４ｎ＋３のデータについてデータ
・ストローブ信号ＤＳＯ〜ＤＳ３が出力され、２サイク
ル目はアドレス４ｎ＋４〜４ｎ＋７のデータについてデ
ータ・ストローブ信号ＤＳＯ〜ＤＳ３が出力され、３サ
イクル目にアドレス４ｎ＋８〜４ｎ＋１１のデータにつ
いてデータ・ストローブ信号ＤＳＯ〜ＤＳ３が出力され
る。
この結果、得られたデータはアドレス４ｎ＋０〜４ｎ＋
１１までの１２バイト・データであり、１サイクル目の
アドレス４ｎ＋０．４ｎ＋１と、３サイクル目のアドレ
ス４ｎ＋１１のデータについてミスアラインメントが発
生ずる。
１１までの１２バイト・データであり、１サイクル目の
アドレス４ｎ＋０．４ｎ＋１と、３サイクル目のアドレ
ス４ｎ＋１１のデータについてミスアラインメントが発
生ずる。
従来は、このミスアラインメントをソフトウェアで処理
していたが、このソフトウェア処理は繁雑であった。
していたが、このソフトウェア処理は繁雑であった。
本発明はこのようなミスアラインメントを除去すること
を課題とし、常に所望のＤＭＡデータ転送が可能である
ミスアラインメント処理回路をハードウェアで実現する
ことを目的とする。
を課題とし、常に所望のＤＭＡデータ転送が可能である
ミスアラインメント処理回路をハードウェアで実現する
ことを目的とする。
く課題を解決するための手段〉
以上の課題を解決するため、本発明は、データ転送幅、
データ転送開始アドレス、データ転送バイト数を検出し
、これらの値よりデータ・ストローブ信号を制御するも
のであり、その具体的な構成は次の通りである。
データ転送開始アドレス、データ転送バイト数を検出し
、これらの値よりデータ・ストローブ信号を制御するも
のであり、その具体的な構成は次の通りである。
即ち、本発明は、汎用ダイレクト・メモリ・アクセス制
御回路に付加されて転送データのミスアラインメント処
理をするミスアラインメント処理回路であって、データ
転送開始アドレスが設定されるアドレス・カウンタと、
データ転送バイト数の補数値が設定されるバイト・カウ
ンタと、データ転送幅を保持するデータ転送幅レジスタ
と、前記データ転送幅と前記アドレス・カウンタ内の下
位２ビットと前記バイト・カウンタより得られる転送残
りバイト数値とよりアクティブとするデータ・ストロー
ブ信号を決定する信号生成部と、この°信号生成部の出
力値に従って前記アドレス・カウンタと前記バイト・カ
ウンタを加算するカウント数発生１部と、前記信号生成
部で決定したデータ・ストローブ信号によりデータ・バ
スを制御するバス・コントローラとを有することを特徴
とするミスアラインメント処理回路である。
御回路に付加されて転送データのミスアラインメント処
理をするミスアラインメント処理回路であって、データ
転送開始アドレスが設定されるアドレス・カウンタと、
データ転送バイト数の補数値が設定されるバイト・カウ
ンタと、データ転送幅を保持するデータ転送幅レジスタ
と、前記データ転送幅と前記アドレス・カウンタ内の下
位２ビットと前記バイト・カウンタより得られる転送残
りバイト数値とよりアクティブとするデータ・ストロー
ブ信号を決定する信号生成部と、この°信号生成部の出
力値に従って前記アドレス・カウンタと前記バイト・カ
ウンタを加算するカウント数発生１部と、前記信号生成
部で決定したデータ・ストローブ信号によりデータ・バ
スを制御するバス・コントローラとを有することを特徴
とするミスアラインメント処理回路である。
く作 用〉
本発明のミスアラインメント処理回路は次のように動作
する。
する。
データ転送幅、データ転送開始アドレスの下位２ビット
、転送データの残りバイト数より順次室められる論理構
成に従ってこのサイクルにて出力すべきデータ・ストロ
ーブ信号を決定し、更にアドレス・カウンタとバイト・
カウンタに前記論理構成により定められる値を加算し、
次のサイクルを同様に繰り返す。
、転送データの残りバイト数より順次室められる論理構
成に従ってこのサイクルにて出力すべきデータ・ストロ
ーブ信号を決定し、更にアドレス・カウンタとバイト・
カウンタに前記論理構成により定められる値を加算し、
次のサイクルを同様に繰り返す。
〈実施例〉
第１図に本発明を実施したミスアラインメント処理回路
の構成ブロック図を表わす。
の構成ブロック図を表わす。
この図において、Ｂはバス、１はＤＭＡ転送するデータ
幅（３２ビット、１６ビット、８ビット）が設定される
データ転送幅レジスタ、２はデータ転送開始アドレスが
設定されるアドレス・カウンタ、３はデータ転送バイト
数の補数値（２”ｓコンブリメント）が設定されるバイ
ト・カウンタ、４はＤＭＡ転送する残りバイト数が逐次
設定される残りバイト数検出部、５はデータ転送幅とア
ドレス・カウンタ２と残りバイト数検出部４からのビッ
ト情報によりバスＢにアサートするデータ・ストローブ
信号（ＤＳＯ，ＤＳＬ、ＤＳ２．ＤＳ３）を決定する信
号生成部、６は信号生成部５のデータ・ストローブ信号
をバスＢに与えるバス・コントローラ、７はアドレス・
カウンタ２とバイト・カウンタ３を加算する値（４，３
，２，１）を決定するカウント数発生部である。
幅（３２ビット、１６ビット、８ビット）が設定される
データ転送幅レジスタ、２はデータ転送開始アドレスが
設定されるアドレス・カウンタ、３はデータ転送バイト
数の補数値（２”ｓコンブリメント）が設定されるバイ
ト・カウンタ、４はＤＭＡ転送する残りバイト数が逐次
設定される残りバイト数検出部、５はデータ転送幅とア
ドレス・カウンタ２と残りバイト数検出部４からのビッ
ト情報によりバスＢにアサートするデータ・ストローブ
信号（ＤＳＯ，ＤＳＬ、ＤＳ２．ＤＳ３）を決定する信
号生成部、６は信号生成部５のデータ・ストローブ信号
をバスＢに与えるバス・コントローラ、７はアドレス・
カウンタ２とバイト・カウンタ３を加算する値（４，３
，２，１）を決定するカウント数発生部である。
ここで、以上説明した本発明回路の各構成要素である、
データ転送幅レジスタ１、アドレス・カウンタ２、バイ
ト・カウンタ３、残りバイト数検出部４、信号生成部５
、カウント数発生部７は、第２図または第３図または第
４図に示すような論理構成を備えるシーケンサによって
実現される。
データ転送幅レジスタ１、アドレス・カウンタ２、バイ
ト・カウンタ３、残りバイト数検出部４、信号生成部５
、カウント数発生部７は、第２図または第３図または第
４図に示すような論理構成を備えるシーケンサによって
実現される。
第２図はデータ転送幅が３２ビットの時の本発明回路の
論理構成であり、第３図はデータ転送幅が１６ビット、
第４図はデータ転送幅が８ビットの時の論理構成である
。
論理構成であり、第３図はデータ転送幅が１６ビット、
第４図はデータ転送幅が８ビットの時の論理構成である
。
さて、このように構成された本発明回路Ｑ動作を、バス
Ｂが３２ビットの場合即ち、第２図の論理構成を備える
場合について説明する。
Ｂが３２ビットの場合即ち、第２図の論理構成を備える
場合について説明する。
また、ＤＭＡ転送するデータは、第６図に示したような
転送開始アドレスが４ｎ＋２、転送バイト数が９バイト
とする。
転送開始アドレスが４ｎ＋２、転送バイト数が９バイト
とする。
ＤＭＡ転送開始が指定されると、データ転送開始アドレ
ス（４ｎ＋２；３２ビット）はアドレス・カウンタ２に
設定され、データ転送バイト数“９″の補数値（−９；
９″の２−ｓコンブリメント）がバイト・カウンタ３に
設定される。このとき、アドレス・カウンタ２内の値を
ＡＣ、バイト・カウンタ３内の値をＢＣとする。
ス（４ｎ＋２；３２ビット）はアドレス・カウンタ２に
設定され、データ転送バイト数“９″の補数値（−９；
９″の２−ｓコンブリメント）がバイト・カウンタ３に
設定される。このとき、アドレス・カウンタ２内の値を
ＡＣ、バイト・カウンタ３内の値をＢＣとする。
更に、データ転送幅レジスタ１１にはデータ転送幅３２
ビットが設定されて信号生成部５はこれを読み出し、ま
た信号生成部５にはアドレス・カウンタ２に設定される
３２ビット・アドレスの下位２ピッｌ−（ＡＣ＜１ ：
Ｏ＞）と、残りバイト数検出部４に設定される値（転
送残りバイト数：ＬＡＳＴ＜４．３，２．１＞）が与え
られる。
ビットが設定されて信号生成部５はこれを読み出し、ま
た信号生成部５にはアドレス・カウンタ２に設定される
３２ビット・アドレスの下位２ピッｌ−（ＡＣ＜１ ：
Ｏ＞）と、残りバイト数検出部４に設定される値（転
送残りバイト数：ＬＡＳＴ＜４．３，２．１＞）が与え
られる。
以上より、この回路に設定された初期条件は、ＡＣ＝４
ｎ＋２．ＢＣ＝−９ である。
ｎ＋２．ＢＣ＝−９ である。
１サイクル目、ＡＣ＝４ｎ＋２でその下位２ビットＡＣ
＜１ ： Ｏ＞は“１．０″かつＢＤ＝−９（転送残り
バイト数ＬＡＳＴ＜４．３，２．１＞＝９）であるので
、信号生成部５は第２図の論理構成■に従ってアクティ
ブとするデータ・ストローブ信号を決定し、バス・コン
トローラ６はデータ・ストローブ信号ＤＳ２．ＤＳ３を
“Ｌ″ （アクティブ）とする、これによって、データ
・バスＤＢ上にはアドレス４ｎ＋２．４ｎ＋３に対応す
るデータのみが有効とされる。そして、信号生成部５の
出力により、カウント数発生部７から“２″が出力され
てアドレス・カウンタ２内の値ＡＣ及びバイト・カウン
タ３内の値ＢＣは＋２加算される。
＜１ ： Ｏ＞は“１．０″かつＢＤ＝−９（転送残り
バイト数ＬＡＳＴ＜４．３，２．１＞＝９）であるので
、信号生成部５は第２図の論理構成■に従ってアクティ
ブとするデータ・ストローブ信号を決定し、バス・コン
トローラ６はデータ・ストローブ信号ＤＳ２．ＤＳ３を
“Ｌ″ （アクティブ）とする、これによって、データ
・バスＤＢ上にはアドレス４ｎ＋２．４ｎ＋３に対応す
るデータのみが有効とされる。そして、信号生成部５の
出力により、カウント数発生部７から“２″が出力され
てアドレス・カウンタ２内の値ＡＣ及びバイト・カウン
タ３内の値ＢＣは＋２加算される。
即ち、
ＡＣ＝ （４ｎ＋２）＋２＝４ｎ＋４゜ＢＣ＝−９＋２
＝−７ である。
＝−７ である。
２サイクル目、ＡＣ＝４ｎ＋４こＡＣ＜１ ： ０〉＝
“０．０”かつＢＣ＝−７（転送残りバイト数ＬＡＳＴ
＜４．３，２．１＞＝７）であるので、信号生成部５は
、第２図の論理構成■に従ってアクティブとするデータ
・ストローブ信号を決定し、バス・コントローラ６はデ
ータ・ストローブ信号ＤＳＯ，ＤＳＩ、ＤＳ２．ＤＳ３
を”Ｌ″ （アクティブ）とする、これによって、バス
Ｂ上にはアドレス４ｎ＋４．４ｎ＋５．４ｎ＋６．４ｎ
＋７に対応するデータが有効とされる。そして、信号生
成部５の出力により、カウント数発生部７から“４′が
出力されてアドレス・カウンタ２内の値ＡＣ及びバイト
・カウンタ３内の値ＢＣは＋４加算される。
“０．０”かつＢＣ＝−７（転送残りバイト数ＬＡＳＴ
＜４．３，２．１＞＝７）であるので、信号生成部５は
、第２図の論理構成■に従ってアクティブとするデータ
・ストローブ信号を決定し、バス・コントローラ６はデ
ータ・ストローブ信号ＤＳＯ，ＤＳＩ、ＤＳ２．ＤＳ３
を”Ｌ″ （アクティブ）とする、これによって、バス
Ｂ上にはアドレス４ｎ＋４．４ｎ＋５．４ｎ＋６．４ｎ
＋７に対応するデータが有効とされる。そして、信号生
成部５の出力により、カウント数発生部７から“４′が
出力されてアドレス・カウンタ２内の値ＡＣ及びバイト
・カウンタ３内の値ＢＣは＋４加算される。
２サイクル目は転送残りバイト数は３であり、残りバイ
ト数検出部４はこの値“３”を信号生成部に送出する。
ト数検出部４はこの値“３”を信号生成部に送出する。
即ち、
ＡＣ＝ （４ｎ＋４） ＋４＝４ｎ＋８゜ＢＣ＝−７＋
４＝−３ である。
４＝−３ である。
３サイクル目、ＡＣ＝４ ｎ＋８、ＡＣ＜１ ： ０〉
＝“ｏ、ｏ”かつＢＣ＝−３（転送残りバイト数ＬＡＳ
’ｒ＜４．３．２．１＞＝３）であるので、信号生成部
５は第２図の論理構成■に従ってアクティブとするデー
タ・ストローブ信号を決定し、バス・コントローラ６は
データ・ストローブ信号ＤＳＯ，ＤＳＩ、ＤＳ２を“Ｌ
″（アクティブ）とする、そして、信号生成部５の出力
により、カウント数発生部７から“２”が出力されてア
ドレス・カウンタ２内の値ＡＣ及びバイト・カウンタ３
内の＃ｉｏｃは＋２加算される。
＝“ｏ、ｏ”かつＢＣ＝−３（転送残りバイト数ＬＡＳ
’ｒ＜４．３．２．１＞＝３）であるので、信号生成部
５は第２図の論理構成■に従ってアクティブとするデー
タ・ストローブ信号を決定し、バス・コントローラ６は
データ・ストローブ信号ＤＳＯ，ＤＳＩ、ＤＳ２を“Ｌ
″（アクティブ）とする、そして、信号生成部５の出力
により、カウント数発生部７から“２”が出力されてア
ドレス・カウンタ２内の値ＡＣ及びバイト・カウンタ３
内の＃ｉｏｃは＋２加算される。
３サイクル目は、残りバイト数検出部３の出力値は“０
′である。
′である。
これによって、９バイト・データ全てが転送されてＤＭ
Ａデータ転送は完了となる。
Ａデータ転送は完了となる。
以上は、データ・バスＤＢが３２ビット構成の場合であ
り、データ・バスＤＢが１６と・ットの場合は第３図に
示す論理構成に従い、データ・バス１） Ｂが８ビット
の場合は第４図に示す論理構成に従う。
り、データ・バスＤＢが１６と・ットの場合は第３図に
示す論理構成に従い、データ・バス１） Ｂが８ビット
の場合は第４図に示す論理構成に従う。
第３図、第４図において、ＡＣ＜１ ： Ｏ＞に示す値
Ｘは“０”、“１”どちらでも良いことを表わす。
Ｘは“０”、“１”どちらでも良いことを表わす。
このようにして、本発明回路によれば、ミスアラインメ
ントを確実に処理できる。
ントを確実に処理できる。
〈発明の効果〉
以上述べたように、本発明のミスアラインメント処理回
路は、データ転送幅、データ転送開始アドレス、データ
転送バイト数を抽出してハードウェア的にミスアライン
メント処理を行うことができ、データ・ミスアラインメ
ントに対するソフトウェア処理が不必要になる。
路は、データ転送幅、データ転送開始アドレス、データ
転送バイト数を抽出してハードウェア的にミスアライン
メント処理を行うことができ、データ・ミスアラインメ
ントに対するソフトウェア処理が不必要になる。
第１図は本発明を実施したミスアラインメント処理回路
の構成ブロック図、第２．３．４図はデータ・バス幅が
異なる場合に本発明回路に設定されるそれぞれの論理構
成を表わす図、第５．６図は３２ビット幅でＤＭＡ転送
をする際の概念図である。 １・・・データ転送幅レジスタ、２・・・アドレス・カ
ウンタ、３・・・バイト・カウンタ、４・・・残りバイ
ト数検出部、５・・・信号生成部、６・・・バス・コン
トローラ、７・・・カウント数発生部、Ｂ・・・バス。 １ゝｔ〆几 第 図 第 図
の構成ブロック図、第２．３．４図はデータ・バス幅が
異なる場合に本発明回路に設定されるそれぞれの論理構
成を表わす図、第５．６図は３２ビット幅でＤＭＡ転送
をする際の概念図である。 １・・・データ転送幅レジスタ、２・・・アドレス・カ
ウンタ、３・・・バイト・カウンタ、４・・・残りバイ
ト数検出部、５・・・信号生成部、６・・・バス・コン
トローラ、７・・・カウント数発生部、Ｂ・・・バス。 １ゝｔ〆几 第 図 第 図
Claims (1)
- （１）汎用ダイレクト・メモリ・アクセス制御回路に付
加されて転送データのミスアラインメント処理をするミ
スアラインメント処理回路であって、データ転送開始ア
ドレスが設定されるアドレス・カウンタと、データ転送
バイト数の補数値が設定されるバイト・カウンタと、デ
ータ転送幅を保持するデータ転送幅レジスタと、前記デ
ータ転送幅と前記アドレス・カウンタ内の下位２ビット
と前記バイト・カウンタより得られる転送残りバイト数
値とよりアクティブとするデータ・ストローブ信号を決
定する信号生成部と、この信号生成部の出力値に従つて
前記アドレス・カウンタと前記バイト・カウンタを加算
するカウント数発生部と、前記信号生成部で決定したデ
ータ・ストローブ信号によりデータ・バスを制御するバ
ス・コントローラとを有することを特徴とするミスアラ
インメント処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28112188A JPH02127751A (ja) | 1988-11-07 | 1988-11-07 | ミスアラインメント処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28112188A JPH02127751A (ja) | 1988-11-07 | 1988-11-07 | ミスアラインメント処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02127751A true JPH02127751A (ja) | 1990-05-16 |
Family
ID=17634653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28112188A Pending JPH02127751A (ja) | 1988-11-07 | 1988-11-07 | ミスアラインメント処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02127751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970705076A (ko) * | 1995-05-26 | 1997-09-06 | 존 엠. 클락3세 | 메모리에 저장된 오정렬 데이타용 어드레스를 효율적으로 결정하는 장치 및 방법(Apparatus and Method for Efficiently Determining Addresses for Misaligned Data Stored in Memory) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212939A (ja) * | 1983-05-18 | 1984-12-01 | Nec Corp | Ｄｍａコントロ−ラ |
-
1988
- 1988-11-07 JP JP28112188A patent/JPH02127751A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212939A (ja) * | 1983-05-18 | 1984-12-01 | Nec Corp | Ｄｍａコントロ−ラ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970705076A (ko) * | 1995-05-26 | 1997-09-06 | 존 엠. 클락3세 | 메모리에 저장된 오정렬 데이타용 어드레스를 효율적으로 결정하는 장치 및 방법(Apparatus and Method for Efficiently Determining Addresses for Misaligned Data Stored in Memory) |
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