JPH01189097A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01189097A JPH01189097A JP63012896A JP1289688A JPH01189097A JP H01189097 A JPH01189097 A JP H01189097A JP 63012896 A JP63012896 A JP 63012896A JP 1289688 A JP1289688 A JP 1289688A JP H01189097 A JPH01189097 A JP H01189097A
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- Japan
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- pair
- adjacent
- voltage difference
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤りの防止に関するものである。
に信号読み出し誤りの防止に関するものである。
Ｃ従来の技術〕
第３図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す。メモリセルアレイのビット線方向に
２つの分割したビット線対（ＢＬ、。
線対の構造を示す。メモリセルアレイのビット線方向に
２つの分割したビット線対（ＢＬ、。
ＢＬ、、ＢＬ、、ＢＬ２）が配置されている。この分割
されたビット線対には、各々複数個のメモリセル容量（
ＣＳ）及びメモリセル容量とビット線を接続するための
、ゲートにワード線信号ＷＬｊｎ（ｌ＝０゜１ 、
ｎ ＝ ０ 、 １−）を受けるｌ・ランスフアゲ−１
・（Ｔｓ）が接続される。また、各ビット線にはレファ
レンスレベル発生のためのグミ−セル（Ｄｅｌ及びこれ
とビット線を接続するダミーワード線（Ｄ ＷＬ。
されたビット線対には、各々複数個のメモリセル容量（
ＣＳ）及びメモリセル容量とビット線を接続するための
、ゲートにワード線信号ＷＬｊｎ（ｌ＝０゜１ 、
ｎ ＝ ０ 、 １−）を受けるｌ・ランスフアゲ−１
・（Ｔｓ）が接続される。また、各ビット線にはレファ
レンスレベル発生のためのグミ−セル（Ｄｅｌ及びこれ
とビット線を接続するダミーワード線（Ｄ ＷＬ。
ＤＷＬ’）が接続され、またワード線、グミ−ワード線
立ちあがって、ビット線対に信号電圧差が現われた後に
、このビット線電位をセンス増幅するためのセンスアン
プ（ＳＡ）が接続されている。またコラムアドレスに従
って選択されたピッｌ−線対をデータ入出力線対（Ｉｌ
ｏ、、 Ｉ１０！、 Ｉｌｏ、、 Ｉ１０□）に接続す
るトランスファゲート（Ｑ）が設置され、このゲートに
はコラムデコーダｌ出力が入力される。
立ちあがって、ビット線対に信号電圧差が現われた後に
、このビット線電位をセンス増幅するためのセンスアン
プ（ＳＡ）が接続されている。またコラムアドレスに従
って選択されたピッｌ−線対をデータ入出力線対（Ｉｌ
ｏ、、 Ｉ１０！、 Ｉｌｏ、、 Ｉ１０□）に接続す
るトランスファゲート（Ｑ）が設置され、このゲートに
はコラムデコーダｌ出力が入力される。
次に動作について説明する。まずはしめに、第４図に示
すような分割されたビット線対長をｌとしたビット線上
の信号電圧を考える。各々セルプレートあるいは基板を
介して接地電位に対してＣｏｐ対をなずビット線に対し
てＣＩ、隣接するピッ１−線対のビット線に対してＣ２
なる容量を有するものとする。またメモリセル容量及び
ダミーセル容量をＣｓとする。メモリセルには、ＨＬ、
ベルではＣｓＶ ＣＣ。
すような分割されたビット線対長をｌとしたビット線上
の信号電圧を考える。各々セルプレートあるいは基板を
介して接地電位に対してＣｏｐ対をなずビット線に対し
てＣＩ、隣接するピッ１−線対のビット線に対してＣ２
なる容量を有するものとする。またメモリセル容量及び
ダミーセル容量をＣｓとする。メモリセルには、ＨＬ、
ベルではＣｓＶ ＣＣ。
Ｌ ＋、−ベルでは０、ダミセノＬにはｐＣｓＶＣＣ，
なる電荷が蓄えられているものとずろ。
なる電荷が蓄えられているものとずろ。
へ区間内のワード線が選択された場合のビット線対ＢＬ
、。、ＢＬ、。を考えろ。ここで、Ｂ区間のビット線は
Ａ区間とビット線が分離しているため、ビット線の電圧
変化はおこらない。ＢＬ、、、 ＢＬ、。
、。、ＢＬ、。を考えろ。ここで、Ｂ区間のビット線は
Ａ区間とビット線が分離しているため、ビット線の電圧
変化はおこらない。ＢＬ、、、 ＢＬ、。
は各々ΔＶ ＢＬ ｌ。、ΔＶ石ＬＩＯだけ変化をおこ
したものとする。またＢＬ工。、■−に隣接するビット
綿肛π、ＢＬ、。が各々ΔＶ ＢＬπ、ΔＶ ＩＬ ２
゜だけ電圧変化をおこしたものとする。ここでビット線
ＢＬ１．．ＢＬ、。
したものとする。またＢＬ工。、■−に隣接するビット
綿肛π、ＢＬ、。が各々ΔＶ ＢＬπ、ΔＶ ＩＬ ２
゜だけ電圧変化をおこしたものとする。ここでビット線
ＢＬ１．．ＢＬ、。
は■。。なる電圧にプリチャージされていたとする。
ビット線ＢＬ＋ａ、■−の電圧Ｖ ａ、 １゜、Ｖ正−
は（Ｈ：読み出し時） ・・ （２）（１）〜（２
＋、 （１１〜（３）よりピッＩ−線間の電圧差は次の
ようになる。
は（Ｈ：読み出し時） ・・ （２）（１）〜（２
＋、 （１１〜（３）よりピッＩ−線間の電圧差は次の
ようになる。
１−Ｃ１１−σｌ
＋゛は“Ｈ”読み出し時、“−〜はＬ−読み出し時。
（４）式の右辺第１項は本来のメモリセル容量Ｃｓによ
る読み出し電圧差ΔＶＣＣ１第２項は隣接するビット線
ＢＬ、、、 Ｂ”Ｉ７；からの結合容量を介した雑音成
分Δ■ＣＰである。これより本来のメモリセル容量Ｃ５
による読み出し電圧差Δ■Ｃ５に対する、隣接するピッ
ｌ−線からの結合容量雑音成分Δ■ＣＰの寄与率ΔＶ
ＣＰ／ΔＶＣＳば と表才）される。
る読み出し電圧差ΔＶＣＣ１第２項は隣接するビット線
ＢＬ、、、 Ｂ”Ｉ７；からの結合容量を介した雑音成
分Δ■ＣＰである。これより本来のメモリセル容量Ｃ５
による読み出し電圧差Δ■Ｃ５に対する、隣接するピッ
ｌ−線からの結合容量雑音成分Δ■ＣＰの寄与率ΔＶ
ＣＰ／ΔＶＣＳば と表才）される。
Ｂ区間のワード線が選択された場合もＡ区間と同様とな
る。
る。
ところでメモリの高集積化が進んで、メモリセル面積が
減少していくと、メモリセル容量Ｃ５が減少してゆくと
共にビット線対間容量Ｃ，，Ｃ２が増大し、本来の読み
出し電圧差Δ■Ｃ３に対して、結合容量雑音による電圧
変化ΔＶＣＰが無視できなくなり、読み出し余裕が低下
すると共に、ソフトエラ率が悪化し、ついには誤動作に
至るという問題が生ずる。
減少していくと、メモリセル容量Ｃ５が減少してゆくと
共にビット線対間容量Ｃ，，Ｃ２が増大し、本来の読み
出し電圧差Δ■Ｃ３に対して、結合容量雑音による電圧
変化ΔＶＣＰが無視できなくなり、読み出し余裕が低下
すると共に、ソフトエラ率が悪化し、ついには誤動作に
至るという問題が生ずる。
従来のダイナミック型半導体記憶装置は、以上゛のよう
に構成されているので、高集積化が進み、メモリセル容
量が減少し、また隣接ビット線間容量が増大ずろにつれ
て、本来のメモリセル容量Ｃｓによる読み出し電圧差に
比らべ、隣接ビット線対間での容量結合雑音による電圧
変化が無視できなくなり、読み出し電圧差が減少し、ソ
フトエラ率の悪化、読み出し余裕の低下等を招き、つい
には誤動作に至るという問題があった。
に構成されているので、高集積化が進み、メモリセル容
量が減少し、また隣接ビット線間容量が増大ずろにつれ
て、本来のメモリセル容量Ｃｓによる読み出し電圧差に
比らべ、隣接ビット線対間での容量結合雑音による電圧
変化が無視できなくなり、読み出し電圧差が減少し、ソ
フトエラ率の悪化、読み出し余裕の低下等を招き、つい
には誤動作に至るという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、本来のメモリセル容＠Ｃ５による読み出し電
圧差に対する、隣接ビット線による容量結合雑音による
電圧変化の寄与を低減させることのできる半導体記憶装
置を得ることを目的とする。
たもので、本来のメモリセル容＠Ｃ５による読み出し電
圧差に対する、隣接ビット線による容量結合雑音による
電圧変化の寄与を低減させることのできる半導体記憶装
置を得ることを目的とする。
この発明に係る半導体記憶装置は、メモリセルァ、イの
ピッ１、線方向に独立したセンスアンプを有するビット
線対を複数個、分割して設置し、隣接するビット線対に
対して交互に配置することにより、本来のメモリセル容
量Ｃｓによるビット線対読み出し電圧差に対する、隣接
ビット線から受ける容量結合雑音で発生するビット線対
電圧変化の影響を低減さし読み出し電圧差の増大を考え
たものである。
ピッ１、線方向に独立したセンスアンプを有するビット
線対を複数個、分割して設置し、隣接するビット線対に
対して交互に配置することにより、本来のメモリセル容
量Ｃｓによるビット線対読み出し電圧差に対する、隣接
ビット線から受ける容量結合雑音で発生するビット線対
電圧変化の影響を低減さし読み出し電圧差の増大を考え
たものである。
この発明における半導体記憶装置は、メモリセルアレイ
のビット線方向に独立したセンスアンプを有するビット
線対を複数個、分割して設置し、隣接するビット線対に
対して交互に配置することにより、本来のメモリセル容
量Ｃ５によるビット線対の読み出し電圧差に対する、隣
接ピッ１−線から受ける容量結合雑音で発生するビット
線対電圧変化の影響が低減さね、読み出し余裕が増大す
る。
のビット線方向に独立したセンスアンプを有するビット
線対を複数個、分割して設置し、隣接するビット線対に
対して交互に配置することにより、本来のメモリセル容
量Ｃ５によるビット線対の読み出し電圧差に対する、隣
接ピッ１−線から受ける容量結合雑音で発生するビット
線対電圧変化の影響が低減さね、読み出し余裕が増大す
る。
以下、この発明に一実施例による半導体記憶装置を第１
図に従って説明する。本実施例において、図に示すよう
に独立のセンスアンプをもつビット線対（Ｂ Ｌｏ、、
Ｂ Ｌ、、、 Ｂ Ｌ、１１１． Ｂ Ｌπ；ＢＬｓ
ｏ、 ＢＬｔ−。
図に従って説明する。本実施例において、図に示すよう
に独立のセンスアンプをもつビット線対（Ｂ Ｌｏ、、
Ｂ Ｌ、、、 Ｂ Ｌ、１１１． Ｂ Ｌπ；ＢＬｓ
ｏ、 ＢＬｔ−。
Ｂ１．、、、ＢＴ＝、 Ｂ Ｌｌ、、 Ｂ Ｌπ；・
・・）は４等分の区分Ａ、Ｂ、Ｃ，Ｄに分かれ、以下の
ように配置する。
・・）は４等分の区分Ａ、Ｂ、Ｃ，Ｄに分かれ、以下の
ように配置する。
■ ＢＬ、。ＢＬｏｏはＡ〜Ｂ内に配置ＢＬＯＩ、旧丁
はＣ〜Ｄ内に配置 ■ ＢＬ、。、ＷＢ７はＡに配置 Ｂ Ｌ １ｓ Ｂ Ｌ １１ ハＢ−Ｓ−Ｃ間ニ装置
Ｂ Ｌ１２ Ｂ ＬｌτはＤに配置 ■ ＢＬｉｏ ＢＬｚｏはＡ〜Ｂ間に配置ＢＬ、□
ＢＬ、〒はＣＡ−０間に配置■ ＢＬ、。Ｗ［ＪはＡに
配置 ＢＬｓ＋−訂７はＢ−Ｃ間に配置 ＢＬ、２．ＢＬπはＤに配置 即ち、ヒツト線Ｂ Ｌ ｌ ｎ 、 ｆＩ７ｒｉｌｉニ
オイ”Ｃ１ｌ カ奇数のビット線対ばｎ ＝ ＯではＡ
に、ｎ＝１では８〜０間に、ｎ；２ではＤに配置し、ｌ
が偶数の場合は、ｎ ＝ ＯではＡ〜Ｂ間、ｎ＝１では
０〜０間に配置している。
はＣ〜Ｄ内に配置 ■ ＢＬ、。、ＷＢ７はＡに配置 Ｂ Ｌ １ｓ Ｂ Ｌ １１ ハＢ−Ｓ−Ｃ間ニ装置
Ｂ Ｌ１２ Ｂ ＬｌτはＤに配置 ■ ＢＬｉｏ ＢＬｚｏはＡ〜Ｂ間に配置ＢＬ、□
ＢＬ、〒はＣＡ−０間に配置■ ＢＬ、。Ｗ［ＪはＡに
配置 ＢＬｓ＋−訂７はＢ−Ｃ間に配置 ＢＬ、２．ＢＬπはＤに配置 即ち、ヒツト線Ｂ Ｌ ｌ ｎ 、 ｆＩ７ｒｉｌｉニ
オイ”Ｃ１ｌ カ奇数のビット線対ばｎ ＝ ＯではＡ
に、ｎ＝１では８〜０間に、ｎ；２ではＤに配置し、ｌ
が偶数の場合は、ｎ ＝ ＯではＡ〜Ｂ間、ｎ＝１では
０〜０間に配置している。
各ビット線対の電圧差は、前述と同様に考えると以下の
ようになる。
ようになる。
■Ａ区間のワード線が選択された場合
■Ｂ区間のワード線が選択された場合
■Ｃ区間のワード線が選択された場合
■Ｄ区間のワード線が選択された場合
これらの計算より、
■ ピッ）・線対Ｂ Ｌ＋ｏｐＢ Ｌ＋ｏ＃Ｂ Ｌ＋ｚ
ＰＢ Ｌ＋ｔ−”−ＢＬＩ ｎ、 Ｂ百ｎ （ｊ ＝奇
数、ｎ＝０，２）のビット線対電圧差は よって本来のメモリセル容Ｂｋｃｓによる読み出し電圧
差ΔＶＣＳに対する、隣接するビット線からの結合容量
雑音成分ΔＶＣＩ）の寄与率ΔＶ ＣＰ／Δ■Ｃ３はと
表わされる。
ＰＢ Ｌ＋ｔ−”−ＢＬＩ ｎ、 Ｂ百ｎ （ｊ ＝奇
数、ｎ＝０，２）のビット線対電圧差は よって本来のメモリセル容Ｂｋｃｓによる読み出し電圧
差ΔＶＣＳに対する、隣接するビット線からの結合容量
雑音成分ΔＶＣＩ）の寄与率ΔＶ ＣＰ／Δ■Ｃ３はと
表わされる。
■ ビット線対ＢＬ、。、儒、 ＢＬｉ＋、ＢＬｔ下、
・ＢＬｌｎ、ＢＬｌｎ （１＝ １，２，３−、ｎ＝
ｏ。
・ＢＬｌｎ、ＢＬｌｎ （１＝ １，２，３−、ｎ＝
ｏ。
１（が奇数）、（ｎ＝１ （ｌが偶数））のビット線対
電圧差は ・−・ （８） ΔＶ ＣＰ／Ｖ Ｃ５は と表わされろ。
電圧差は ・−・ （８） ΔＶ ＣＰ／Ｖ Ｃ５は と表わされろ。
ここで発明実施例の隣接ビット線の電圧変化は■の条件
下では、隣接ビット線はが従来のビット線長と等しいこ
とより、従来形式の隣接ビット線の電圧変化と近似的に
等しくなる。これにより（５）式、（７）式から従来形
式にくらべ、本来のメモリセル容ｆ＃、ｃｓよる読み出
し電圧差に対する隣接ビット線の結合容量雑音の影響は
繕倍に低減する。
下では、隣接ビット線はが従来のビット線長と等しいこ
とより、従来形式の隣接ビット線の電圧変化と近似的に
等しくなる。これにより（５）式、（７）式から従来形
式にくらべ、本来のメモリセル容ｆ＃、ｃｓよる読み出
し電圧差に対する隣接ビット線の結合容量雑音の影響は
繕倍に低減する。
■の条件下で、Ａ、Ｄ区間において短いビットｉ対ＢＬ
、。、「Ｔ乙−、ＢＬ＋ｚｐ旧譜 ）にはさまれたビ
ット線対ＢＬｔｏ−ＢＬ２゜、 Ｂ Ｌ２ｔ、 Ｂ
Ｌ２＋−−）では隣接ビット線長が雑倍になっているこ
とより、隣接ビットの電圧変化は近似的に２倍となる。
、。、「Ｔ乙−、ＢＬ＋ｚｐ旧譜 ）にはさまれたビ
ット線対ＢＬｔｏ−ＢＬ２゜、 Ｂ Ｌ２ｔ、 Ｂ
Ｌ２＋−−）では隣接ビット線長が雑倍になっているこ
とより、隣接ビットの電圧変化は近似的に２倍となる。
これより隣接ビット線の結合容量雑音の影響は従来形式
と変らない。しかしそれ以外の■の条件下では、隣接ビ
ット線長が従来形式と等しいため、隣接ビットの電圧変
化は近似的に従来形式とかわらない。これより本来のメ
モリセル容量Ｃｓによる読み出し電圧差に対する隣接ビ
ット線線の結合容量雑音の影響は（５）式、（９）式か
ら従来形式に比らべ坏倍に低減する。
と変らない。しかしそれ以外の■の条件下では、隣接ビ
ット線長が従来形式と等しいため、隣接ビットの電圧変
化は近似的に従来形式とかわらない。これより本来のメ
モリセル容量Ｃｓによる読み出し電圧差に対する隣接ビ
ット線線の結合容量雑音の影響は（５）式、（９）式か
ら従来形式に比らべ坏倍に低減する。
このように、本実施例では本来のメモリセル容量Ｃｓに
よるビット線対読み出し電圧差に対する、ビット線が信
号読み出し時に隣接するビット線対から受ける容量結合
雑音によって発生するビット線対の電圧差変化の影響を
部分的に減少させることによって、読み出しマージンの
拡大、ソフトエラー率の向上をはかることができろ。
よるビット線対読み出し電圧差に対する、ビット線が信
号読み出し時に隣接するビット線対から受ける容量結合
雑音によって発生するビット線対の電圧差変化の影響を
部分的に減少させることによって、読み出しマージンの
拡大、ソフトエラー率の向上をはかることができろ。
第２図は本発明の第２の実施例を示す。本実施例が第１
図と異なるのは、独立したセンスアンプを有するビット
線対を、４等分ではなく、６等分にしていることである
。この場合、第１の実施例と同様に考えると、本来のメ
モリセル容量によるビット線対読み出し電圧差に対する
、隣接ビット線から受ける容量結合雑音によるビット線
対電圧差変化の影響を従来形式にくらべ、１部を除いて
ｈ倍に減少することができる。８等分、１０等分・と区
分数を増していくと、同様に考えると、崗倍、１１５
・と減少することになり、より読み出しマージンの拡大
、ソフトエラ率の向上等が得られろ効果がある。
図と異なるのは、独立したセンスアンプを有するビット
線対を、４等分ではなく、６等分にしていることである
。この場合、第１の実施例と同様に考えると、本来のメ
モリセル容量によるビット線対読み出し電圧差に対する
、隣接ビット線から受ける容量結合雑音によるビット線
対電圧差変化の影響を従来形式にくらべ、１部を除いて
ｈ倍に減少することができる。８等分、１０等分・と区
分数を増していくと、同様に考えると、崗倍、１１５
・と減少することになり、より読み出しマージンの拡大
、ソフトエラ率の向上等が得られろ効果がある。
以上のように、この発明によれば、ビット線方向に独立
したセンスアンプを有するビット線対を複数個分割して
設置し、隣接するピッ）・線対に対して整列して配置し
ていたものを、隣接するビット線対に対して交互に配置
するように構成したので、本来のメモリセル容量による
ビット線対読み出し電圧差に対する隣接ビット線から受
ける容量結合雑音によるビット線対電圧変化の影響を部
分的に低減でき、読み出しマージンの拡大、ソフトエラ
率が向上等が得られる効果がある。
したセンスアンプを有するビット線対を複数個分割して
設置し、隣接するピッ）・線対に対して整列して配置し
ていたものを、隣接するビット線対に対して交互に配置
するように構成したので、本来のメモリセル容量による
ビット線対読み出し電圧差に対する隣接ビット線から受
ける容量結合雑音によるビット線対電圧変化の影響を部
分的に低減でき、読み出しマージンの拡大、ソフトエラ
率が向上等が得られる効果がある。
第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は本発明の第２の実施例による半導体記
憶装置を示す構成図、第３図は従来の半導体記憶装置の
構成図、第４図は従来の半導体記憶装置の構成図である
。 （１）はセンスアンプ（ＳＡ）、ｆ２１はビット線（Ｂ
Ｌ、。。 Ｂ Ｌ。。 ）、（３）はコラムデコーダ、（４）は
トラン７、 ファゲート（ＴＳ）、（５）はメモリセル
容量（Ｃｓ）、（６）はダミーセル（ＤＣ）、（７）は
トランスフアゲ−１−（Ｑ）、（８）はビット線対間容
量（Ｃ８）、（９）は隣接ビット線間容ｉ （Ｃ２）、
ＱＯＩはビット線容量（Ｃ，）である。
構成図、第２図は本発明の第２の実施例による半導体記
憶装置を示す構成図、第３図は従来の半導体記憶装置の
構成図、第４図は従来の半導体記憶装置の構成図である
。 （１）はセンスアンプ（ＳＡ）、ｆ２１はビット線（Ｂ
Ｌ、。。 Ｂ Ｌ。。 ）、（３）はコラムデコーダ、（４）は
トラン７、 ファゲート（ＴＳ）、（５）はメモリセル
容量（Ｃｓ）、（６）はダミーセル（ＤＣ）、（７）は
トランスフアゲ−１−（Ｑ）、（８）はビット線対間容
量（Ｃ８）、（９）は隣接ビット線間容ｉ （Ｃ２）、
ＱＯＩはビット線容量（Ｃ，）である。
Claims (1)
- 複数のワード線、複数のビット線、及びこれらの交点
に位置する複数のメモリセルからなるメモリセルアレイ
を有し、上記ビット線２本が対になって該ビット線対間
の電圧差を検出するセンスアンプに入力される構成をも
つ半導体記憶装置において、ビット線方向に複数個に分
割されたビット線対が、ワード線方向に対して整列して
配置されている構造をワード線方向に隣接しているビッ
ト線対に対して交互に配置したことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012896A JPH01189097A (ja) | 1988-01-22 | 1988-01-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012896A JPH01189097A (ja) | 1988-01-22 | 1988-01-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189097A true JPH01189097A (ja) | 1989-07-28 |
Family
ID=11818154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012896A Pending JPH01189097A (ja) | 1988-01-22 | 1988-01-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177193A (ja) * | 1988-12-20 | 1990-07-10 | Samsung Electron Co Ltd | 半導体メモリ装置 |
-
1988
- 1988-01-22 JP JP63012896A patent/JPH01189097A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177193A (ja) * | 1988-12-20 | 1990-07-10 | Samsung Electron Co Ltd | 半導体メモリ装置 |
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