JPH07201170A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 書き込み時のノイズを減少し、読み出し時の
センスアンプの動作マージンを確保できる半導体記憶装
置を提供すること。 【構成】 ２組のビット線対によって１つのセンスアン
プＳＡを共有し、ビット線ＢＬのプリチャージ電位がメ
モリセルＣに対する“Ｈ”と“Ｌ”の書き込み電位の間
の電位とし、時間をずらしてメモリセルＣのデータの読
み出し又は書き込みを順に行うダイナミック型半導体記
憶装置において、同一のワード線ＷＬによって選択され
るメモリセルＣのうち、先に書き込みを行ったメモリセ
ルＣが接続されたビット線ＢＬを、後から書き込みを行
うビット線対が隣接して挟み込んで配置されているよう
にビット線ＢＬの活性化順序を制御する回路を備えてい
ることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に複数のビット線対によってそれよりも少ないセ
ンスアンプを共有した半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置の大容量化に伴っ
てメモリセルの大きさがより小さくなり、ビット線の配
線間隔も狭くなってきている。このため、ビット線間の
容量結合によるノイズが、次第に無視できなくなってき
ている。

【０００３】一方、ビット線のピッチが小さくなるにつ
れて、センスアンプのピッチも小さくなり、このためセ
ンスアンプ部のピッチを緩和するために複数のビット線
対によってセンスアンプを共有する方式が提案されてい
る。しかし、この方式では隣合うビット線にデータを書
き込むタイミングが異なるため、先に書き込まれたデー
タが、後から書き込まれるビット線の電位振幅のために
ノイズを受けてしまうという問題があった。

【０００４】この問題を図を用いて説明する。図７は４
本のビット線を１つのセンスアンプＳＡによって共有
し、そのうち２本ずつをビット線対とする折り返し型ビ
ット線構成のダイナミック型半導体記憶装置である。図
中のＢＬはビット線、ＷＬはワード線、Ｃはメモリセ
ル、ＳＡはセンスアンプ、Ｐ１，Ｐ２はビット線ＢＬを
センスアンプＳＡに接続するための制御信号線である。

【０００５】図８は、このダイナミック型半導体記憶装
置において、ワード線ＷＬ1 が選択された場合の、メモ
リセルＣ0n及びＣ1nに対する書き込みを行う際の動作波
形図である。ビット線ＢＬは書き込み動作を行う前に、
メモリセルＣに対する“１”及び“０”の２つの書き込
み電位、即ちＶccと０Ｖのちょうど中間電位Ｖcc／２に
プリチャージされている。センスアンプＳＡはメモリセ
ルＣ0n及びＣ1nのデータに応じて２回活性化され、ビッ
ト線ＢＬとセンスアンプＳＡの接続ゲートがＰ１，Ｐ２
の順で選択されて、メモリセルＣ0n，Ｃ1nの順にデータ
がビット線ＢＬに書き込まれる。

【０００６】図９は、同じダイナミック型半導体記憶装
置において、ワード線ＷＬ2 が選択された場合の、メモ
リセルＣ2n及びＣ3nに対する書き込み動作の波形図であ
る。図８の場合と同様に、ビット線ＢＬとセンスアンプ
ＳＡの接続ゲートがＰ１，Ｐ２の順で選択されて、メモ
リセルＣ2nに続いてメモリＣ3nの順にデータが書き込ま
れる。

【０００７】ここで、ワード線ＷＬ2 が選択された図９
の場合には、最初にメモリセルＣ2nにデータが書き込ま
れ、後からこのメモリセルＣ2nが接続されたビット線Ｂ
Ｌ2nを挟む形で配置されたＢＬ1n及びＢＬ3nがビット線
対を構成してビット線Ｂ3nに接続されたメモリセルＣ3n
に対する書き込みを行う。ビット線ＢＬ1n及びＢＬ3nの
電位振幅は、プリチャージ電位Ｖcc／２から、メモリセ
ルに対する０Ｖ及びＶccまでの大きさで、符号が異なり
絶対値はＶcc／２と等しい。従って、これらに挟まれ、
センスアンプから切り離されて電気的にフローティング
になっているビット線ＢＬ2nが受けるビット線間の容量
結合によるノイズは、プラスマイナスでちょうど打ち消
されて等しくなる。従ってこの場合、メモリセルＣ2n及
びＣ3nに対する書き込みにおいては、ビット線間の容量
結合によるノイズは打ち消されている。

【０００８】しかし、ワード線ＷＬ1 が選択された図８
の場合には、最初にビット線ＢＬ0nに接続されたメモリ
セルＣ0nに対する書き込みが行われ、ゲート制御信号Ｐ
１が非活性化されてビット線ＢＬ0nが電気的に浮遊状態
となる。ここで、Ｐ２が活性化された後に書き込みが行
われるメモリセルＣ1nが接続されるビット線ＢＬ1n及び
その相補ビット線であるＢＬ3nがセンスアンプＳＡによ
って電位振幅すると、ビット線ＢＬ0nはビット線間の容
量結合によりノイズを受けてしまう。その大きさは、ビ
ット線容量をＣB 、ビット線間の結合容量をＣBBとする
と、最悪の場合は両隣のビット線の電位振幅ノイズを受
けるので、２×（Ｖcc／２）×ＣBB／ＣB となる。

【０００９】従って、書き込まれたデータが、最悪の場
合は相対的に２ＣBB／ＣB だけ損なわれることになるの
で、その分だけ読み出し時の信号量も低下する。このよ
うにデータの読み出し時の信号量が低下することは、セ
ンスアンプの動作マージンを低くする要因となる。な
お、この書き込みノイズは、センスアンプＳＡを複数の
ビット線ＢＬで共有せず、全てのビット線対を同時に活
性化する方式ではなかったものである。

【００１０】図１０は、複数のＤＲＡＭセルを直列につ
なげたＮＡＮＤ型セルを基本単位とし、その最もビット
線コンタクト寄りのワード線を分離することによってデ
ータが転送されるビット線を選択して折り返し型ビット
線構成を実現したＮＡＮＤ型ＤＲＡＭの例である。この
場合も、データの書き込みノイズの問題は図７の例と同
様である。

【００１１】

【発明が解決しようとする課題】このように従来、複数
のビット線対によってそれよりも少ない数のセンスアン
プを共有する場合、ビット線間の容量結合によって書き
込みデータがノイズを受ける問題があり、これがセンス
アンプの動作マージンを小さくする要因となっていた。

【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ビット線間の容量結合
に起因する書き込み時のノイズを減少させることがで
き、読み出し時のセンスアンプの動作マージンを大きく
できる半導体記憶装置を提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００１４】即ち本発明は、複数のビット線対によって
それよりも少ない数のセンスアンプを共有し、ビット線
のプリチャージ電位がメモリセルに対する“Ｈ”と
“Ｌ”の書き込み電位の間の電位とし、時間をずらして
メモリセルのデータの読み出し又は書き込みを順に行う
半導体記憶装置において、同一のワード線によって選択
されるメモリセルのうち、先に書き込みを行ったメモリ
セルが接続されたビット線を、後から書き込みを行うビ
ット線対が隣接して挟み込んで配置されているようにビ
ット線の活性化順序を制御する回路を備えていることを
特徴とする。

【００１５】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 各々のビット線対は同一ワード線との２つの交点の
いずれか一方にメモリセルが配置され、且つ同一ワード
線に対して、先に活性化されるビット線対では後に活性
化されるビット線対で挟まれるビット線側にメモリセル
が配置されていること。 (2) ４本のビット線で１つのセンスアンプを共有し、そ
のうち２本ずつをビット線対とする折り返しビット線方
式であり、ビット線対のどちらに書き込みを行うべきセ
ルが接続されるかによってビット線対の活性化順序を切
り換えること。

【００１６】

【作用】本発明によれば、同一のワード線によって選択
されるメモリセルのうち、先に書き込みを行ったメモリ
セルが接続されたビット線を、後から書き込みを行うビ
ット線対が隣接して挟み込んで配置されているようにビ
ット線の活性化順序を制御することにより、後から書き
込みを行うビット線対が前に書き込んだメモリセルが接
続されたビット線から受けるノイズは相殺される。従っ
て、複数のビット線対によってそれよりも少ない数のセ
ンスアンプを共有する場合のビット線間の容量結合によ
る書き込みデータのノイズをなくし、或いは大幅に減少
させることができ、読み出し時におけるセンスアンプの
動作マージンを十分に確保することが可能となる。

【００１７】

【実施例】以下、本発明の詳細を図示の実施例によって
説明する。

【００１８】図１は、本発明の第１の実施例に係わる半
導体記憶装置を示す回路構成図である。本実施例では、
１つのセンスアンプＳＡ（より具体的には、センスアン
プ兼イコライズ回路，Ｉ／Ｏ等）に接続される４本のビ
ット線ＢＬ（ＢＬ0n，ＢＬ1n，ＢＬ2n，ＢＬ3n）は、Ｂ
Ｌ0nとＢＬ2n、ＢＬ1nとＢＬ3nがビット線対をなすよう
に制御信号Ｐ１，Ｐ２によって制御されるゲートが配置
されている。この例では、これらのゲート及びワード線
ＷＬに対するメモリセルＣの接続の順序はセンスアンプ
毎、即ちビット線４本毎に周期的である。

【００１９】ワード線ＷＬとビット線ＢＬの交点には、
対をなす２本のビット線の一方にメモリセルＣが配置さ
れている。このメモリセルＣは、１トランジスタ／１キ
ャパシタからなるＤＲＡＭセルである。

【００２０】図２は、本実施例の第１の動作波形図で、
図１のワード線ＷＬ1 を選択した場合のメモリセルに対
する書き込み動作を表わしている。図３は、本実施例の
第２の動作波形図で、図１のワード線ＷＬ2 を選択した
場合の書き込み動作である。本実施例において、ワード
線ＷＬ1 を選択した場合はメモリセルＣ0n，Ｃ1nに書き
込みを行い、ワード線ＷＬ2 を選択した場合はメモリセ
ルＣ2n，Ｃ3nに書き込みを行う。また、この実施例にお
いては、選択されるワード線ＷＬによって、ビット線Ｂ
ＬとセンスアンプＳＡを接続するゲートの制御信号Ｐ１
及びＰ２の活性化の順序が異なる。

【００２１】まず、図２の動作波形図について説明す
る。メモリセルＣに対する書き込みを行う前に、ビット
線ＢＬは全てメモリセルＣに対する“１”の書き込み電
位と“０”の書き込み電位のちょうど中間にプリチャー
ジされている。メモリセルＣ1nはビット線ＢＬ1nに接続
され、ＢＬ1nはビット線対をなすビット線ＢＬ0n及びＢ
Ｌ2nに挟まれている。従って、請求項記載の規則に従っ
て、まずメモリセルＣ1nに対する書き込みを行うために
制御信号Ｐ２を選択してＢＬ1n及びＢＬ3nのビット線対
を活性化する。この後、Ｐ２を非選択とし、ビット線Ｂ
Ｌ1n及びＢＬ3nを電気的に浮遊状態にする。さらに、Ｐ
１を選択してメモリセルＣ0nに書き込みを行うためにＢ
Ｌ0n及びＢＬ2nのビット線対を活性化し、ワード線ＷＬ
1 を立ち下げてデータをメモリセルに閉じ込める。

【００２２】第２回目のセンスアンプの活性化によっ
て、先にデータが書き込まれたＢＬ1nの２本の隣接ビッ
ト線であるＢＬ0n及びＢＬ2nがプリチャージ電位よりメ
モリセルに対する書き込み電位の“１”の電位と“０”
の電位まで振幅するが、これらに挟まれたビット線ＢＬ
1nが受ける容量結合ノイズはプラスとマイナスの電位振
幅幅が同じためちょうどキャンセルされる。従って、先
に書き込まれたメモリセルＣ1nのデータ及び後に書き込
まれるメモリセルＣ0nのデータのいずれも、データの書
き込み電位に対して容量結合ノイズを受けることなしに
メモリセルに書き込める。

【００２３】図３の動作においては、ワード線ＷＬ2 が
選択されており、メモリセルＣ2n及びＣ3nに書き込みを
行う。この場合、メモリセルＣ2nの接続されるビット線
ＢＬ2nはＢＬ1n及びＢＬ3nのビット線対に挟まれてい
る。よって、先にメモリセルＣ2nに対する書き込みを行
い、メモリセルＣ3nに対する書き込みを後に行うため
に、Ｐ１，Ｐ２の活性化の順序が図２の場合とは異な
る。そして、全く同様の原理によって、メモリセルＣ2n
及びＣ3nに対する書き込み電位は容量結合ノイズを受け
ない。

【００２４】ビット線ＢＬのプリチャージ電位が、メモ
リセルＣに対する“０”及び“１”の２つの書き込み電
位のちょうど中間であれば、ここで説明した原理により
メモリセルＣへの書き込みにおけるビット線間の容量結
合ノイズは完全になくすことができる。さらに、先にデ
ータを書き込まれたビット線ＢＬを挟んで駆動されるビ
ット線ＢＬの電位振幅はビット線ＢＬのプリチャージ電
位がメモリセルＣへの２種類の書き込み電位の間にある
限り符号が逆となり、従ってこれらの電位振幅によって
先にデータの書き込まれたビット線ＢＬが受ける容量結
合ノイズは互いに打ち消し合う。

【００２５】よって、最悪の場合には隣接ビット線の電
位振幅の符号が同じとなる従来の場合に比べてノイズは
明かに減少するので、ビット線ＢＬのプリチャージ電位
は厳密に中間である必要はなく、この値からずれていて
も本発明の意図するノイズ減少の効果は現われる。

【００２６】図４は、本発明の第２の実施例に係わる半
導体記憶装置を示す回路構成図である。ワード線ＷＬに
沿ったメモリセルＣの並び方及びビット線ＢＬとセンス
アンプＳＡの接続ゲートの並び方がビット線８本、即ち
センスアンプ２つ毎に周期的に配置された例である。

【００２７】動作原理及び動作波形は第１の実施例と全
く同様であるが、本実施例においては、データの読み出
し時におけるビット線間容量結合ノイズも従来の半分に
減少できる。

【００２８】図５は、本発明の第３の実施例に係わる半
導体記憶装置を示す回路構成図である。本実施例におい
ては、複数のＤＲＡＭセルを直列につなげたＮＡＮＤ型
セルを基本単位とし、最もビット線コンタクト寄りのワ
ード線ＷＬを別にすることによりメモリセルＣとビット
線ＢＬの間でデータが転送されるものを選択し、折り返
しビット線構成を実現している。また、１つのセンスア
ンプＳＡを４本のビット線ＢＬで共有し、その２本ずつ
がビット線対を構成してセンスアンプＳＡに接続される
ように、制御信号Ｐ１，Ｐ２によって駆動されるゲート
が配置されている。

【００２９】本実施例おいて、読み出しが行われる順序
は、図中のセルの番号で (1)(2)(3)(4)(5)(6)(7)(8)
（及び(1)'(2)'(3)'(4)'(5)'(6)'(7)'(8) ）の順序であ
るが、書き込みの順序はこれとちょうど逆とはならず、
(7)(8)(6)(5)(3)(4)(2)(1)（及び (7)'(8)'(6)'(5)'(3)
'(4)'(2)'(1)）の順となる。図６は、本実施例の動作波
形の例である。この場合も、第１の実施例と同様に、ビ
ット線間の容量結合による書き込みデータのノイズを低
減することができる。

【００３０】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ダイナミック型半導体
記憶装置の例で説明したが、複数のビット線対によって
それよりも少ない数のセンスアンプを共有するものであ
れば、不揮発性半導体記憶装置に適用することもでき
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。

【００３１】

【発明の効果】以上詳述したように本発明によれば、複
数のビット線対によってそれよりも少ない数のセンスア
ンプを共有した構成において、ビット線対の活性化順序
を工夫することにより、複数のビット線対によってそれ
よりも少ない数のセンスアンプを共有する場合のビット
線間の容量結合による書き込みデータのノイズをなくす
か、或いは大幅に減少でき、読み出し時のセンスアンプ
の動作マージンを確保した半導体記憶装置を実現するこ
とができる。

【図面の簡単な説明】

【図１】第１の実施例に係わる半導体記憶装置を示す回
路構成図。

【図２】第１の実施例における第１の動作波形図。

【図３】第１の実施例における第２の動作波形図。

【図４】第２の実施例に係わる半導体記憶装置を示す回
路構成図。

【図５】第３の実施例に係わる半導体記憶装置を示す回
路構成図。

【図６】第３の実施例における動作波形図。

【図７】従来の折り返し型ビット線構成の半導体記憶装
置を示す回路構成図。

【図８】従来装置における第１の動作波形図。

【図９】従来装置における第２の動作波形図。

【図１０】従来のＮＡＮＤ型ＤＲＡＭの例を示す回路構
成図。

【符号の説明】

ＢＬ…ビット線 ＷＬ…ワード線 Ｃ…メモリセル ＳＡ…センスアンプ Ｐ…制御信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のビット線対によってそれよりも少な
   い数のセンスアンプを共有し、ビット線のプリチャージ
   電位をメモリセルに対する“Ｈ”と“Ｌ”の書き込み電
   位の間の電位とし、センスアンプに接続するビット線対
   を順次切り換えてメモリセルのデータの読み出し又は書
   き込みを行う半導体記憶装置において、 同一のワード線によって選択されるメモリセルのうち、
   先に書き込みを行ったメモリセルが接続されたビット線
   を、後から書き込みを行うビット線対が隣接して挟み込
   んで配置されているように、ビット線対の活性化順序を
   制御する手段を設けたことを特徴とする半導体記憶装
   置。
2. 【請求項２】複数のビット線対によってそれよりも少な
   い数のセンスアンプを共有し、ビット線のプリチャージ
   電位をメモリセルに対する“Ｈ”と“Ｌ”の書き込み電
   位の間の電位とし、センスアンプに接続するビット線対
   を順次切り換えてメモリセルのデータの読み出し又は書
   き込みを行う半導体記憶装置において、 各々のビット線対は同一ワード線との２つの交点のいず
   れか一方にメモリセルが配置され、且つ同一ワード線に
   対して、先に活性化されるビット線対では後に活性化さ
   れるビット線対で挟まれるビット線側にメモリセルが配
   置されてなることを特徴とする半導体記憶装置。