JPH01189958A

JPH01189958A - 半導体記憶装置

Info

Publication number: JPH01189958A
Application number: JP63015258A
Authority: JP
Inventors: Ryohei Kirisawa; 桐澤　亮平; Riichiro Shirata; 理一郎白田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-26
Filing date: 1988-01-26
Publication date: 1989-07-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の［１的］（産業上の利用分野）本発明は、半導体記憶装置に係り、特に固定的にデータ
を書込む読出し専用メモリ（ＲＯＭ）に関する。

（従来の技術）従来より、この種のＲＯＭとして、拡散層等の形成マス
クにより素子形成工程でデータを書込むマスクＲＯＭと
、素子形成後に電気的にデータを書込むプログラマブル
ＲＯＭ　（ＦＲＯＭ）が知られている。それらのメモリ
セル構造は多岐にわたる。これらの各種ＲＯＭのうち、
セル構造が簡単で大容量化に適した半導体ＲＯＭとして
、半導体基板にデータ・パターンに応じてｐｎ接合ダイ
オード・アレイを形成したものが提案されている（例え
ば特開昭６０−７４６６９号公報）。しかし、半導体基
板上に予めｐｎ接合ダイオードを形成する構造では、拡
散領域の微細な制御を必要とし、また素子分離絶縁膜を
基板上に形成することが不可欠になるため、セルの微細
化およびＲＯＭの大容量化に限界がある。

（発明が解決しようとする課題）以上のように従来の半導体ＲＯＭは、セルの微細化２人
容量化に難点があった。

本発明は、この様な難点を解決し、セルの微細化および
大容量化を可能とした半°導体ＲＯＭを提供することを
目的とする。

［発明の構成］（課題を解決するための手段）本発明にかかるＲＯＭは、基板上にそれぞれ複数本ずつ
の互いに交差する少なくとも２層の配線層が層間絶縁膜
を介して積層された構造を有する。隣接する上部配線層
と下部配線層とは、互いに異なる導電型の半導体により
、または異種の材料により構成される。上部配線層と下
部配線層の各交差部がメモリセルであって、各交差部で
は、データに応じて上部配線層と下部配線層とが直接コ
ンタクトするかまたは層間絶縁膜を介して容量結合し、
直接コンタクトする部分では整流性接触をなす。

データ書込み法は、二種ある。一つは、下部配線層上に
層間絶縁膜を形成した後、この層間絶縁膜にデータ・パ
ターンに対応したマスクを用いてコンタクト孔を形成し
、上部配線層を形成する方法である。これは、マスクＲ
ＯＭの手法に類似し、素子形成工程途中でデータ書込み
がなされる。もう一つは、層間絶縁膜にコンタクト孔を
開けず上部配線層を形成し、その後データに応じて選択
された上部配線層と下部配線層間に所定の電圧を印加し
て層間絶縁膜を静電破壊することにより、その部分で上
部配線層と下部配線層間が整流性接触をなすようにする
。これは、ＦＲＯＭの手法である。

いずれの書込み法でも、予めメモリセルとしてｐｎ接合
が拡散法等により形成されることはない。

即ち本発明では、上部配線層の形成により、あるいはそ
の後の層間絶縁膜破壊により始めて、配線層間に整流性
接触が形成される。従って、上部配線層と下部配線層と
の間で異種導電型または異種材料を用いることが不可欠
である。

（作用）本発明のＲＯＭでは、積層される配線層間で直接形成さ
れる整流性接触の有無によりデータを記憶する。従って
例えば、半導体基板にデータ・パターンに応じて拡散層
を形成してｐｎ接合セルを設けるものと比べて、セルの
微細化が容易である。配線層として、全て基板上に堆積
した膜を利用すれば、基数に素子分離絶縁膜を形成する
ことも必要ない。従って本発明によれば、ＲＯＭの大容
量化も容品である。また配線層を多層に積層すれば、メ
モリアレイを多層に、即ち３次元的に配列形成すること
が容易にできる。これも、ＲＯＭの大容量化に大きく寄
与する。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）　〜（ｄ）は、一実施例のＲＯＭの構造を
３Ｘ３Ｘ２ビット分につき示す。この実施例では、基板
上に２層のメモリアレイＭＡ１゜ＭＡ２を積層形成して
おり、（ａ）、（ｂ）はこれらを説明の便宜上分離して
、それぞれ第１層口のメモリアレイＭＡ、部分、第２層
目のメモリアレイＭＡ２部分につき示した平面図である
。（Ｃ）および（ｄ）は、（ａ）（ｂ）のＡ−Ａ’およ
びＢ−Ｂ’断面図である。基板１は例えばＳＬ基板であ
り、この上に絶縁膜２を介してｐ型子結晶シリコン膜か
らなる複数本の第１層配線層３　（３、。

３２、・・・）が形成されている。この第１層配線層３
が形成された基板上は層間絶縁膜４でおおわれ、これに
データ・パターンに対応するコンタクト孔８（８１，８
２，・・・）が配列形成されて、ｎ型多結晶シリコン膜
からなる複数本の第２層配線層５（５１，５２，・・・
）が形成されている。第２層配線層５は、第１層配線層
３と直交する方向に配設されている。第１層配線層３と
第２層配線層５は、コンタクト孔８の部分で直接接触し
、ｐｎ接合を構成する。この第１層配線層３と第２層配
線層５の各交差部をメモリセルＣ＋　　（Ｃｔ　１．Ｃ
１□。

・・・）として、第１層目のメモリアレイＭＡ、が構成
されている。コンタクト孔がない部分例えばメモリセル
Ｃ１３では、第１層配線層３と第２層配線層５は層間絶
縁膜４を挟んで容量結合する。第２層配線層５が形成さ
れた基板上は層間絶縁Ｉｔ！ｉ６で復われ、この層間絶
縁膜６にもデータに応じてコンタクト孔９（９，，９，
、・・・）が形成されて、この上にｐ型多結晶シリコン
膜からなる第３層配線ＦＪ７　（７＋　、　　７２　、
・・・）が形成されている。第３層配線層７は第２層配
線層５と直交する方向に配設されている。この第２層配
線層５と第３層配線層７の間で、各交差部をメモリセル
ｃ２（Ｃ２１，Ｃ２２，・・・）として第２層口のメモ
リアレイＭＡ２が構成されている。

第４図（ａ）　〜（ｄ）は、この実施例のＲＯＭの製造
工程を示す断面図（第１図（Ｃ）に対応する）である。

簡ＩＩにその製造工程を説明すると、例えばｐ型Ｓｔ基
板１に熱酸化等により絶縁膜２を形成した後、多結晶シ
リコン膜を堆積し、ボロンを１×１０１７〜５Ｘ１ｏ１
７／ｃ１１３程度ドープする。そしてこの多結晶シリコ
ン膜をフォトレジストワ用いてバターニングして、複数
本の第１層配線層３を形成する（　（ａ））。次に層間
絶縁膜４として、熱酸化またはＣＶＤ法によるシリコン
酸化膜を例えば３００人形成し、データ・パターンに対
応するフォトレジストφパターンを用いて層間絶縁膜４
を選択エツチングしてコンタクト孔８を形成する（　（
ｂ））。その後、全面に多結晶シリコン膜を堆積し、こ
れにリンを１×１０２０〜ｌＸ１０２１／ｃｍ３程度ド
ープしてバターニングし、第２層配線層５を形成する（
（Ｃ））。

このとき、第１層配線層３と第２層配線層５の各交差位
置でコンタクト孔８がおいている部分ではｐｎ接合ダイ
オードが形成されることになる。その後更に層間絶縁膜
６を形成し、これに別のデータ・パターンに対応したフ
ォトレジストやパターンを形成し、これを用いて層間絶
縁膜６を選択エツチングしてコンタクト孔９を形成する
。

そして多結晶シリコン膜を堆積し、ボロンを１×１０１
７〜５×１０１７／ｃＩ１１３程度ドープした後パター
ニングして第３層配線層７を形成する（　（ｄ）　）。

このとき、第２層配線層５と第３層配線層７の各交差位
置でコンタクト孔９がおいている部分ではｐｎ接合ダイ
オードが形成されることになる。

第２図は、このよう構成されたＲＯＭの、第１図（Ｃ）
の断面での等価回路である。第１層配線層３による第１
制御線Ｘｌ　（Ｘ＋　１．ＸＩ　２１　・・・）と、第
２層配線層５による第２制御線Ｙ　（Ｙ　１＋Ｙ２＋　
・・・）が直交し、これらの間に選択的にダイオードと
キャパシタが配列された第１のメモリアレイＭＡ１が構
成される。同様に、第２層配線層５による第２制御線Ｙ
（Ｙ、、Ｙ２．・・・）と、第３層配線層７による第３
制御線Ｘ２（Ｘ２１゜Ｘ２２．・・・）が直交し、これ
らの間に選択的にダイオードとキャパシタが配列された
第２のメモリアレイＭＡ２が構成される。

第３図（ａ）（ｂ）は、この様なＲＯＭを、第１図（ａ
）（ｂ）に対応させて第１層メモリアレイＭＡｌと第２
層メモリアレイＭＡ２に分けて示した等価回路である。

この等価回路を用いて次に、このＲＯＭの読出し動作を
説明する。第３図（ａ）（ｂ）には、−例として第２層
目のメモリアレイＭＡ２の中の破線で囲んだメモリセル
を読み出す場合の各制御線の電位関係を示しである。図
示のように、読み出すべきメモリセルに対応する位置を
示す第２の制御線Ｙ２にＯＶ１Ｖ２Ｏ３御線Ｘ２２に５
ｖを印加する。残りの第２の制御線は全て５ｖとし、第
１の制御線Ｘ１は仝てＯｖとする。このとき選択された
セルが図示のようにダイオードを構成している場合には
、第２の制御線Ｙ２と第３の制御線Ｘ２２の間に電流が
流れる。

このセルがキャパシタである場合には電流が流れない。

他の非選択セルでは、ダイオードの部分も零バイアスま
たは逆バイアスであり、電流は流れない。こうして、電
流の有無により選択セルの情報°０”、“１”が判別で
きる。

この実施例によれば、コンタクト孔の有無をデータにえ
１応させて多層の配線層によりＲＯＭを構成している。

しかも、ｐｎ接合等を予め形成することはなく、配線層
がコンタクト孔を介して接触する時に整流性接触をなす
ように、配線材料を選択している。またメモリアレイの
３次元的に積層が容易である。以上により、セルの微細
化が可能であり、ＲＯＭの大容量化が図られる。

上記実施例では、３層の配線層を全て半導体層である多
結晶シリコン膜により形成したが、書き込まれた状態の
セルの整流特性を良好なものとするために、エネルギー
・ビームにより多結晶シリコン膜をＩｌｌ結晶化するこ
とは有効である。また配線層材料として非晶質シリコン
などを用いることもできるし、配線抵抗を下げるため、
配線層表面にＷ、Ｍｏなどのあるいはこれらのシリサイ
ドを積層してもよい。

第５図（ａ）（ｂ）は、先の実施例の第１層配線層を基
板内の拡散層により構成した実施例の第１図（ｃ）（ｄ
）に対応する断面図である。基板１にｎ型Ｓｉ基板を用
い、ｐ型拡散層によって第１層配線層３をストライブ状
に形成している。この上にｎ型多結晶シリコン膜による
第２層配線層５、　　Ｔ）型多結晶シリコン膜による第
３層配線層７を順次積層すること、各配線層間の層間絶
縁膜４゜６にデータに応じてコンタクト孔８，９を形成
すること、は先の実施例と同様である。この実施例によ
っても、先の実施例と同様の効果が得られる。

実施例では、整流性接触の例としてｐｎ接合を説明した
が、例えば金属配線を組合イ）せてショットキー障壁に
よる整流性接触を用いることもできる。第６図（ａ）（
ｂ）は、その様な実施例の第１図（ｃ）（ｄ）に対応す
る断面図である。この実施例では、第３層配線層７とし
て、Ｐｔ、Ａｕ。

Ａ、ｅ等の金属膜を用いて、ｎ型多結晶シリコン膜から
なる第２層配線層５との間でショットキー・ダイオード
を構成するようにしている。この実施例によっても、先
の実施例と同様の効果が得られる。

実施例では、メモリアレイを２層としたが、これを１層
のみとすることもできるし、また３層以上重ねることも
できる。例えば第７図は、上記実施例の第１層目のメモ
リアレイＭＡ、のみを用いた実施例である。第８図は、
先の実施例の第３層配線層７の上に更に同様のプロセス
の繰返しにより、ｎ型多結晶シリコン膜からなる第４層
配線層１０、ｐ型多結晶シリコン膜による第５層配線層
１１を順次形成して、４層のメモリアレイＭＡ。

〜ＭＡ４を積層した実施例の断面図である。このように
して容易にメモリ容量の拡大が可能である。

なお配線層を多数積層する場合、各層の複数本の配線層
の間隙を絶縁膜で埋め込んで基板を平坦化することがｆ
ｄ頼性の点で好ましい。

これまでの実施例は、製造工程途中にマスクを用いてデ
ータを書込む点でマスクＲＯＭの一種といえる。本発明
は、素子製造終了後に電気的に配線層間絶縁膜を破壊し
てデータ書込みを行うＦＲＯＭにも適用できる。その実
施例を次に説明する。

第９図（ａ）〜（ｄ）は、その様な実施例のＲＯＭのデ
ータ書込み前、即ちプログラム前の状態を、第１図（ａ
）〜（ｄ）に対応させて示すものである。第１図と対応
する部分には同一符号を付して詳細な説明は省略する。

図から明らかなようにこの実施例では、層間絶縁膜４，
６にコンタクト孔を形成することなく、第１層配線層３
〜第３層配線層７を順次積層形成する。各配線層は、そ
の間の層間絶縁膜を静電破壊した時に上下の配線層間で
直接接触してｐｎ接合を形成するように、導電型が交Ｊ
Ｌに反対になるように選ばれている。

具体的な数値例を上げれば、第１層配線層３および第３
層配線層７は、ボロン濃度５Ｘ１０１６〜１　ｘ　１０
”　／ａｔｒ３のｐ型多結晶シリコン膜とし、第２層配
線層５は、リン濃度１×１０２°〜１×１０２１／ｃ１
１３程度のｎ型多結晶シリコン膜とする。層間絶縁膜４
，６は共に膜厚１００人程変度熱酸化膜とする。

第１０図は、このプログラム前のＦＲＯＭの第９図（ｃ
）に対応する断面の等価回路を、第１図（ｃ）に対応さ
せて示す。図示のように、第１層目のメモリアレイＭＡ
Ｉ　、第２層目のメモリアレイＭＡ２共に、プログラム
前においてはメモリセル部は全て層間絶縁膜を誘電体と
するキャパシタとなっている。

第１１図（ａ）（ｂ）は、プログラム時の各制御線の電
位関係を、第１層口のメモリアレイＭＡ１．第２層目の
メモリアレイＭＡ２についてそれぞれ示す。これらの図
で、ダイオードで示しであるセルは既に書込みがなされ
たものであり、また図示の電位関係は、第１１図（ｂ）
の破線で囲んだセルに書込みを行う場合のものである。

即ち選択された第２の制御線Ｙ２と第３の制御線Ｘ２２
の交点のメモリセルに書込みを行うには、第１１図（ｂ
）のように第２の制御線Ｙ２をＯｖとし、第２の制御線
Ｘ２２に１４Ｖの書込み電圧を印加する。残りの第２の
制御線にはすべて１４Ｖを印加し、また第１の制御線Ｘ
ｌは全て０■とする。これにより、選択セルで層間絶縁
膜が静電破壊し、その結果この部分で第２層配線層５と
第３層配線層７間でｐｎ接合ダイオードが形成される。

残りのセルは、零バイアスのものは当然書込みはなされ
ない。１４Ｖの逆バイアス関係となるセルにおいては、
低濃度のｐ型間線層側に空乏層が伸びてこれが１４Ｖの
印加電圧の一部を分担する結果、層間絶縁膜にかかる電
界は破壊限界値に達せず、やはり書込みはなされない。

既に書込みがなされているセルは、零バイアスまたは１
４ｖの逆バイアスであり、ｐｎ接合耐圧が１４Ｖ以上で
あれば、電流が流れることはない。

このようにして、選択的に電気的書込みが行われる。

データ書込みがなされたＲＯＭの読み出し動作は、先の
実施例のものと同様である。

この実施例によれば、セルの微細化、大容量化を図った
ＦＲＯＭが得られる。特に先の実施例と比べると、コン
タクト孔形成工程が要らないため、製造工程は簡単にな
り、同じ理由でより微細なセルを形成することが可能で
ある。

この実施例のＦＲＯＭについても、先のマスクＲＯＭの
場合と同様、第１層配線層基板内の拡散配線層を用いる
こと、配線層の一部にショットキー障壁を形成するよう
な金属膜−半導体の組合わせを利用すること、３層以上
に配線層を多層化すること、等の種々の変形が可能であ
る。

［発明の効果］以上述べたように本発明によれば、データ争パターンに
応じたコンタクト孔形成工程を含む配線層の積層工程に
よって、簡単な構造でセルの微細化を図り、大容量化を
図ったマスクＲＯＭが得られる。

また本発明によれば、層間絶縁膜の静電破壊によるデー
タ書込みを利用して、より一層のセルの微細化と大容量
化をＬ１■能としたＦＲＯＭを得ることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の一実施例のＲＯＭ構造
を示すもので、（ａ）（ｂ）はそれぞれ第１層口、第２
層目のメモリアレイを示す平面図、（Ｃ）および（ｄ）
はそれぞれ（ａ）（ｂ）のＡ−Ａ’およびＢ−Ｂ’断面
図、第２図はそのＲＯＭの第１図（ｃ）に対応する断面
での等価回路図、第３図（ａ）（ｂ）は同じくそのＲＯ
Ｍの第１層目、第２層口のメモリアレイの等価回路図、
第４図（ａ）〜（ｄ）はそのＲＯＭの製造工程を示す断
面図、第５図＜ａ）（ｂ）は基板拡散層を配線層の一部
に用いた実施例のＲＯＭの第１図（ｃ）（ｄ）に対応す
る断面図、第６図（ａ）（ｂ）は配線層の一部に金属配
線を用いた実施例の第１図（ｃ）（ｄ）に対応する断面
図、第７図はメモリアレイを１層とした実施例のＲＯＭ
の断面図、第８図はメモリアレイを４層とした実施例の
ＲＯＭの断面図、第９図（ａ）　〜（ｄ）は、本発明を
ＦＲＯＭに適用した実施例の構造を第１図（ａ）〜（ｄ
）に対応させて示す図、第１０図はそのＦ　ＲＯＭの第
２図に対応する等価回路図、第１１図＜ａ）（ｂ）は同
じくそのＦＲＯＭのプログラム時の各制御線の電位関係
を示す図である。１・・・Ｓｉ基板、２・・・絶縁膜、３・・・第１層配
線層、４．６・・・層間絶縁膜、５・・・第２層配線層
、７・・・第３層配線層、８．９・・・コンタクト孔、
ＭＡｌ・・・第１層メモリアレイ、ＭＡ２・・・第２層
メモリアレイ。出願人代理人　　弁理士　鈴江武彦Ｘ　　　　　　　　　　　ＸＹＩ　　　　Ｙ２　　　　Ｙ３第５図第６図第７図Ｙ＋　　　　Ｙ２　　　　Ｙ３（１４Ｖ）　　（ＯＶ）　　（１４Ｖ）Ｘ　　　　　　
　　　　ｋ

Claims

【特許請求の範囲】

（１）基板上に、それぞれ複数本ずつの互いに交差する
少なくとも２層の配線層が層間絶縁膜を介して積層され
、前記層間絶縁膜にはデータ・パターンに対応して上部
配線層形成前にコンタクト孔が配列形成されて、各コン
タクト孔で上部配線層と下部層配線層とは整流性接触を
なすことを特徴とする半導体記憶装置。
（２）基板上に、それぞれ複数本ずつの互いに交差する
少なくとも２層の配線層が層間絶縁膜を介して積層され
、前記層間絶縁膜は、書込みデータに対応して選択され
た上部配線層と下部配線層間に所定の書込み電圧を印加
することによりその交差位置で破壊されて、その交差位
置で上部配線層と下部配線層との間が整流性接触をなす
ことを特徴とする半導体記憶装置。