JPH04115565A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、さらに特定的には
、マスクＲＯＭにおけるメモリセルアレイ部分の改良に
関する。

［従来の技術］ 現在使用されているメモリＩＣを書込機能によって大き
く分類すると、製造後続出とともに自由に書込が行なえ
るＲＷＭ　（リードライトメモリ）と、製造後書込がで
きず続出専用として使われるＲＯＭ　（リードオンリメ
モリ）とに分けられる。

このうち、ＲＯＭは、電源を切っても記憶情報が消えず
残っているため文字パターンなどのような固定した情報
の記憶に用いられる。ＲＯＭはさらに、製造後電気的に
記憶情報を変更でき、かつ紫外線照射などによって記憶
情報の消去が可能なＥＰＲＯＭ　（Ｅｒａｓａｂｌｅ　
　ａｎｄ　　Ｐｒｏｇｒａｍｍａｂ　ｌ　ｅ　　ＲＯＭ
）と、製造工程において情報を書込まれ製造後その記憶
情報を変更することのできないマスクＲＯＭとを含む。

マスクＲＯＭは、ＣＲＴデイスプレィの文字パターンや
パーソナルコンピュータのＢＡＳ　Ｉ　Ｃのプログラム
のような固定されたデータを記憶するためによく用いら
れる。

現在数に商品化されているマスクＲＯＭのメモリ部は、
一般に、マトリクス状に配置された複数のＭＯＳトラン
ジスタを含む。このＭＯＳトランジスタがメモリセルと
して用いられる。ＭＯＳトランジスタを半導体基板上に
形成する場合、ソース、ドレインおよびゲートの３つの
領域が必要となる。これら３つの領域の寸法はＭＯＳト
ランジスタとしての機能を果たすのに十分な値でなけれ
ばならず、無制限に小さくすることはできない。

そのため、メモリセルとしてＭＯＳトランジスタが用い
られる場合、メモリ部全体の面積の微少化には自ずと限
界があり、近年の半導体集積回路装置の微少化への要求
を十分に満足することができなかった。特に、マスクＲ
ＯＭの記憶容量が大きくなるに従って、この問題は特に
深刻になる。

方、マスクＲＯＭを含むメモリＩＣの記憶容量の大容量
化への要求は、近年ますます強くなってきている。

そこで、上記のような問題を解消するために、ＭＯ３構
造の素子に代わって、ダイオード構造の素子をメモリセ
ルとして用いるようなマスクＲＯＭが発表されている（
たとえば、特公昭６１−１９０４号公報、特開昭６３−
１３７４７１号公報）第３図（ａ）、　　（ｂ）および
（ｃ）は、特公昭６１−１９０４号公報に示されている
改良されたマスクＲＯＭのメモリセルアレイの構造を示
す図である。第３図（ａ）は平面図であり、第３図（ｂ
）および（ｃ）は、それぞれ、第３図（ａ）に示される
メモリセルアレイの、破線ＡおよびＢに沿った断面図で
ある。これらの図を参照して、このメモリセルアレイは
、単結晶シリコンの半導体基板４０上に形成される。基
板４０はその表面にシリコン酸化膜により形成される絶
縁膜（図示せず）を有する。この基板４０上には、多数
本の帯状Ｎ型ポリシリコン層４２が平行して設けられる
。さらに、ポリシリコン層４２上を含む半導体基板４０
上全面に絶縁層４１が形成される。この絶縁層４１には
、開口部すなわちコンタクトホール４４が選択的に設け
られる。このコンタクトホール４４の下部のポリシリコ
ン層４２に不純物を導入することにより、Ｐ型ポリシリ
コン領域４５が形成される。絶縁膜４１上およびコンタ
クトホール４４上にポリシリコン層４２と交差するよう
に多数本の平行な帯状導電層４３が設けられる。

コンタクトホール４４は、ポリシリコン４２と導電層４
３との交点に選択的に設けられる。なお、帯状ポリシリ
コン層４２のそれぞれは互いに異なるワード線に対応し
、帯状導電層４３のそれぞれは互いに異なるビット線に
対応する。

第３図（ａ）かられかるように、複数の帯状のポリシリ
コン層４２と複数の帯状の導電層４３との交点はマトリ
クスを構成する。さらに、第３図（ｂ）および（ｃ）を
参照して、この交点のうち、コンタクトホール４４が設
けられているものについてのみ、コンタクトホール４４
の下部のポリシリコン層４２にＰＮ接合が形成される。

したがって、コンタクトホール４４が設けられている交
点の導電層４３に順方向電圧を印加すればポリシリコン
層４２に電流が流れる。一方、コンタクトホール４４が
設けられていない交点の導電層４３に順方向電圧を印加
しても、導電層４３とポリシリコン層４２とは絶縁層４
１により絶縁されているため、ポリシリコン層４２に電
流は流れない。そこで、あるビット線を選択してこれに
所定の電圧を印加し、あるワード線を選択してこれに流
れる電流の有無を判断すれば、選択されたビット線に対
応する導電層４３と、選択されたワード線に対応するポ
リシリコン層４２との交点にコンタクトホールが設けら
れているか否かが判定できる。したがって、コンタクト
ホールの有無を論理値“１”“０”とに対応させ、マス
クＲＯＭに記憶させておくべき情報に応じコンタクトホ
ールの形成パターンを決め、マスクＲＯＭのメモリセル
アレイを製造すれば、従来どおり、製造後にマスクＲＯ
Ｍから記憶情報を読出すことが可能となる。つまり、１
つのメモリセルとして、従来のように１つのＭＯＳトラ
ンジスタが用いられるのではなく、単なる１つのＰＮ接
合、すなわち１つのダイオードが用いられる。このため
、１つのメモリセルに必要な面積は、導電層４３および
ポリシリコン層４２の幅により決定される。導電層４３
およびポリシリコン層４２の幅の最小値は、現在の製造
技術におけるラインアンドスペースの限界値で決定され
る。したがって、これらの幅を小さくすることによって
（コンタクトホール４４が設は得る範囲で）、１つのメ
モリセルが基板上に占有する面積を従来よりもはるかに
小さくできる。したがって、従来のようにメモリとして
ＭＯＳトランジスタが用いられる場合よりもはるかに集
積度の高いマスクＲＯＭを得ることができる。

一方、特開昭６３−１３７４７１号公報に示されたマス
クＲＯＭでは、第５図に示すように、Ｎ型の単結晶シリ
コン基板５０の上に複数本のＰ型拡散層５１が互いに平
行に形成される。さらに、Ｐ型拡散層５１の上には、絶
縁膜を介して複数本のＮ型多結晶９９３２層５２が互い
に平行に、かつ、Ｐ型拡散層５１と直交する方向に形成
される。

このとき、Ｐ型拡散層５１とＮ型多結晶９９３２層５２
との各交点には、選択的にコンタクトホールが形成され
る。このコンタクトホールが形成された交点においては
、Ｐ型拡散層５１とＮ型多結晶９９３２層５２とが接触
し、それによってＰＮ接合が形成される。したがって、
ＰＮ接合の有無に応じて、Ｐ型拡散層５１とＮ型多結晶
９９３２層５２との間の導通、非導通が決まり、所望の
情報がメモリセルアレイに記憶される。

［発明が解決しようとする課題］ 従来の半導体記憶装置は、上述したごとく、メモリセル
を二次元的に配置しているため、高集積化には限界があ
った。そこで、より一層の高集積化を図るために、メモ
リセルを三次元的に配置することが考えられる。

しかしながら、メモリセルとしてＭｏＳトランジスタを
用いるマスクＲＯＭでは、ＭＯＳトランジスタがその一
部として半導体基板を含むため、縦積みして多層化する
ことはできない。同様に、メモリセルとしてダイオード
素子を用いた第５図に示すマスクＲＯＭも、メモリセル
の一部に半導体基板を用いているため、すなわち、Ｐ型
拡散層５１がシリコン基板１にＰ型の不純物を導入して
形成されているため、縦積みして多層化することは不可
能であった。

一方、第３図に示すマスクＲＯＭは、メモリセルの一部
として半導体基板を用いていないため、メモリセルアレ
イを多層化することが可能である。

以下には、第３図に示すマスクＲＯＭを多層化する場合
に考えられる製造方法を、第４Ａ図〜第４Ｃ図を参照し
て説明する。

まず、１層分のメモリセルアレイが形成された第４Ａ図
に示すマスクＲＯＭの全面に、さらに絶縁膜４１′を形
成する。次に、この絶縁膜４１′に選択的にコンタクト
ホール４４′を開孔する。

この後、コンタクトホール４４′を含む絶縁膜４１′上
に、複数本の帯状ポリシリコン４６を、互いに平行に、
かつ、導電層４３と直交する方向に形成する。次に、Ｐ
Ｎ接合を形成するために、コンタクトホール４４′の部
分にＰ型不純物の注入を行ない、Ｐ型ポリシリコン４５
′を形成する。

ここまでの工程によって、マスクＲＯＭの積層構造は第
４Ｂ図に示すものとなる。

次に、第４Ｂ図に示すマスクＲＯＭの全面にＮ型不純物
の注入を行ない、ポリシリコン４６およびポリシリコン
４５′の上層部をＮ型にする。これによって、ワード線
となるＮ型のポリシリコン層４２′が形成される（第４
Ｃ図参照）。

上記のようにして得られた多層構造のマスクＲＯＭにお
いては、以下のような問題点が指摘される。

まず、Ｐ型のポリシリコン４５′を形成するときに、イ
オン注入を後にワード線となるべきポリシリコン４６の
深さ以上行なわなければならないため、イオン注入によ
るワード線への損傷が非常に大きなものとなる。

さらに、第４Ｃ図かられかるように、下層のＮ型ポリシ
リコン層４２と上層のＮ型ポリシリコン層４２′との不
純物形状ａ、　　ｂがまったく違うものとなるため、上
下のワード線の抵抗に大きな差が生じる。このことは、
アクセス速度のばらつきを生じさせるとともに、アクセ
スの高速化の妨げとなる。

それゆえに、この発明の目的は、高性能でかつ極めて集
積度の高い半導体記憶装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、縦方向に積重ねられ
た少なくとも２層のメモリセルアレイを有するものであ
って、半導体基板と、複数の第１の導電層と、複数の第
２の導電層と、複数の第１のコンタクトホールと、複数
の第１のＰＮ接合手段と、複数の第３の導電層と、複数
の第２のコンタクトホールと、複数の第２のＰＮ接合手
段とを備えている。複数の第１の導電層は、半導体基板
上に絶縁膜を介して形成され、それぞれが互いに平行に
配置されている。複数の第２の導電層は、第１の導電層
の上に絶縁膜を介して形成され、それぞれが互いに平行
にかつ第１の導電層と交差するように配置されている。

複数の第１のコンタクトホールは、第１の導電層と第２
の導電層との交点に選択的に形成され、第１の導電層と
第２の導電層とをコンタクトさせる。複数の第１のＰＮ
接合手段は、第１のコンタクトホールに接する第１の導
電層の表面層に形成され、第１の導電層と第２の導電層
との間で一方方向からのみの導通を可能にする。複数の
第３の導電層は、第２の導電層の上に絶縁膜を介して形
成され、それぞれが互いに平行にかつ第２の導電層と交
差するように配置されている。複数の第２のコンタクト
ホールは、第２の導電層と第３の導電層との交点に選択
的に形成され、第２の導電層と第３の導電層とをコンタ
クトさせる。複数の第２のＰＮ接合手段は、第２のコン
タクトホールに接する第２の導電層の表面層に形成され
、第２の導電層と第３の導電層との間で一方方向からの
みの導通を可能にする。そして、第１および第２の導電
層と、第１のコンタクトホールと、第１のＰＮ接合手段
とで第１層目のメモリセルアレイが形成され、第２およ
び第３の導電層と、第２のコンタクトホールと、第２の
ＰＮ接合手段とで第２層目のメモリセルアレイが形成さ
れる。

［作用］ この発明においては、メモリセルとしてダイオード素子
が用いられ、かつ各メモリセルが三次元的に配置されて
いるため、極めて高集積化されたマスクＲＯＭが実現で
きる。

また、ダイオード素子となるＰＮ接合は、各導電層の交
点において、第１の導電層の表面層および第２の導電層
の表面層に形成されているため、第４Ｂ図に示すＰ型ポ
リシリコン４５′のような深いイオン注入は不要である
。また、第１の導電層と第２の導電層との不純物形状が
大きく異ならず、アクセス速度のばらつきやアクセス速
度の劣化を生じることがない。

［実施例］ 第１Ａ図は、この発明の一実施例に係るマスクＲＯＭの
上面図であり、４メモリ分を示している。

第１Ｂ図は、第１Ａ図における線ｃ−ｃ’　に沿う断面
図である。

以下、第１Ａ図および第１Ｂ図を参照して、この発明の
一実施例のマスクＲＯＭの製造方法およびその構造を説
明する。まず、単結晶シリコン基板１の上に、選択酸化
法等により酸化膜すなわち絶縁膜２を形成する。次に、
ビット線（またはワード線）に対応する帯状の第１のポ
リシリコン層３を複数本形成する。各ポリシリコン層３
は互いに平行に配置されている。続いて、第１のポリシ
リコン層３をレーザ光で熱処理（レーザアニール）し、
単結晶化する。次に、単結晶化された第１のポリシリコ
ン層３において、後にコンタクトホールを開孔する部分
に、Ｐ型不純物さらにＮ型不純物を添加し、Ｐ型不純物
領域３ＰおよびＮ型不純物領域３Ｎを形成する。これに
よって、第１のポリシリコン層３の表面層にＰＮ接合が
形成される。

なお、レーザアニールによって第１のポリシリコン層３
を単結晶化することにより、以下のような効果が奏され
る。すなわち、第１のポリシリコン層３の表面層に形成
されるＰＮ接合を良質なものにすることができる。また
、不純物注入領域の制御性を向上させ、ワード線におけ
るＰＮ接合部分の面積を小さくし、ワード線の抵抗が増
大することを防ぐことができる。

次に、絶縁膜２および第１のポリシリコン層３の上に再
び層間絶縁膜２′を形成し、この層間絶縁膜２′に所望
のデータに合わせて、エツチング等によりコンタクトホ
ール４を開孔する。次に、コンタクトホール４を含む層
間絶縁膜２′の上に、ワード線（またはビット線）に対
応する複数本の帯状の第２のポリシリコン層５を形成す
る。各第２のポリシリコン層５は、それぞれ平行に、か
つ第１のポリシリコン層３と直交する方向に配置されて
いる。その後、第２のポリシリコン層５をレーザアニー
ルして単結晶化する。なお、このレーザアニールによっ
て、第１のポリシリコン層３のレーザアニールの場合と
同様の効果が奏される。

その後、第２のポリシリコン層５の上および露出してい
る層間絶縁膜２′の上に絶縁膜６を形成し、選択的にコ
ンタクトホール７を開孔する。そして、コンタクトホー
ル７の部分に、Ｐ型不純物さらにＮ型不純物を添加し、
第２のポリシリコン層５にＮ型不純物領域５ＮおよびＰ
型不純物領域５Ｐを形成する。これによって、コンタク
トホール７に接する第２のポリシリコン層５の表面層に
ＰＮ接合が形成される。次に、コンタクトホール７を含
む絶縁膜６の上に、ビット線（またはワード線）に対応
する複数本の帯状の第３のポリシリコン層８を形成する
。各第３のポリシリコン層８は、互いに平行に、かつ第
２のポリシリコン層５と直交する方向に配置されている
。最後に、第３のポリシリコン層８および露出した絶縁
膜６の上に、デバイス保護のための保護膜９が形成され
る。

以上説明したマスクＲＯＭにおいて、第１のポリシリコ
ン層３とコンタクトホール４と第２のポリシリコン層５
とで第１層目のメモリセルアレイが構成され、第１のポ
リシリコン層５とコンタクトホール７と第３のポリシリ
コン層８とで第２層目のメモリセルアレイが構成される
。そして、コンタクトホール４および７の底部にはＰＮ
接合が形成され、ワード線とビット線との電気的導通が
図られている。したがって、コンタクトホールが形成さ
れている交点と形成されていない交点とで電気的特性が
異なり、このマスクＲＯＭは所望の情報を固定的に記憶
することができる。

以上説明したように、第１Ａ図および第１Ｂ図に示すこ
の発明の一実施例のマスクＲＯＭでは、第１および第２
のポリシリコン層３および５をレーザアニールして単結
晶化することにより、ＰＮ接合面積を減らし、抵抗の増
大を回避することができる。また、第２層目のメモリセ
ルアレイにおけるＰＮ接合を、第２のポリシリコン層５
の表面層に形成したことにより、同様にＰＮ接合領域の
面積が減らせるし、かつ第３のポリシリコン層８に与え
る損傷を少なくすることができる。

第２図は、第１Ａ図および第１Ｂ図に示すメモリセルア
レイを用いて構成されたマスクＲＯＭ装置の一実施例の
構成を示すブロック図である。図において、外部から入
力されたアドレス信号ＡＯ〜Ａｋは、アドレスバッファ
１１に与えられる。

アドレスバッファ１１は、与えられたアドレス信号のう
ち、Ｘアドレス信号をＸデコーダ１２に与え、Ｙアドレ
ス信号をＸデコーダ１３に与える。

Ｘデコーダ１２は、与えられたＸアドレス信号をデコー
ドして、ワード線ＷＬＩ−ＷＬｍの中から１本のワード
線を選択する。このとき、選択されたワード線は“Ｌ”
　　レベルに、その他のワード線はフローティング状態
にされる。一方、Ｘデコーダ１３は、与えられたＹアド
レス信号をデコードして、Ｙゲート回路１４の開閉制御
信号を出力する。Ｙゲート回路１４は、第１層目のメモ
リセルアレイにおける各ビット線ＢＬＩ’〜ＢＬｎ’お
よび第２層目のメモリセルアレイにおけるビット線ＢＬ
Ｉ〜ＢＬｎのそれぞれとセンスアンプ１５との間に介挿
された複数個のＭＯＳトランジスタを含む。Ｘデコーダ
１３は、Ｙゲート回路１４に含まれる複数個のＭＯＳト
ランジスタのうち１個のみを選択して導通させることに
より、ビット線ＢＬＩ　〜ＢＬｎ、ＢＬＩ’　〜ＢＬｎ
’の中から、１本のビット線を選択する。センスアンプ
１５は、選択されたビット線の電位を増幅して出力バッ
ファ１６に与える。出力バッファ１６は、センスアンプ
１５の出力をさらに増幅した後、出力端子１７から外部
へ続出信号を導出する。なお、第２図に示すマスクＲＯ
Ｍ装置において、ワード線ＷＬ１〜ＷＬｍは、第１Ｂ図
における第２のポリシリコン層５に対応し、ビット線Ｂ
ＬＩ’〜ＢＬｎは、第１Ｂ図における第１のポリシリコ
ン層３に対応し、ビット線ＢＬＩ〜ＢＬｎは第１Ｂ図に
おける第３のポリシリコン層８に対応する。

いま、第２図に示すマスクＲＯＭ装置において、ワード
線ＷＬｘおよびビット線ＢＬｙが選択された場合を考え
てみる。この場合、ワード線ＷＬｘとビット線ＢＬｙと
の交点におけるメモリセルＭＣｘｙが選択されることに
なるが、この交点においてワード線ＷＬｘとビット線Ｂ
ＬＹとの間がコンタクトホールを介してＰＮ接合によっ
て接続されているときは、ビット線ＢＬ３７がワード線
ＷＬＸを介して接地され、ビット線ＢＬｙの電位が接地
電位となる。一方、ワード線ＷＬｘとビット線ＢＬＹと
の交点にコンタクトホールが形成されておらず、両者が
接続されていないときは、ビット線ＢＩ４の電位は下が
らない。センスアンプ１５は、ビット線ＢＬＹの電位の
変化を検知して増幅する。センスアンプ１５の出力は、
出力バッフ７１６を介して出力端子１７から外部へ出力
される。

なお、第２図に示すマスクＲＯＭ装置においては、非選
択のワード線をフローティング状態にするようにしたが
、これに代えて、非選択のワード線をＨ”レベルにして
もよい。

［発明の効果］ 以上のように、この発明によれば、メモリセルとしてダ
イオード素子を用い、かつメモリセルを三次元的に配置
するようにしたので、極めて集積度の高い半導体記憶装
置を得ることができる。

また、第２層目のメモリセルアレイにおけるＰＮ接合は
、第３の導電層が形成される前に第３の導電層の表面層
に形成されるため、第３の導電層を貫いて不純物を注入
する必要がなく、不純物の注入による素子の損傷を防止
することができる。

さらに、第１層目のメモリセルアレイにおけるＰＮ接合
は、第１の導電層の表面層にのみ形成されるためＰＮ接
合の形成による抵抗値の増加を極力防ぐことができる。

その結果、第１の導電層と第３の導電層との間で抵抗値
のばらつきがほとんどなく、アクセス速度のばらつきや
アクセス速度の低下を防ぐことができる。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例のマスクＲＯＭにおけ
るメモリセルアレイの一部分の構成を示す平面図である
。 第１Ｂ図は、第１Ａ図における線ｃ−ｃ’　に沿う断面
図である。 第２図は、第１Ａ図および第１Ｂ図に示されるメモリセ
ルアレイを用いて構成されたマスクＲＯＭ装置の一例の
構成を示すブロック図である。 第３図は、メモリセルとしてダイオード素子を用いた従
来のマスクＲＯＭのメモリセルアレイの構造の一例を示
す図であり、第３図（ａ）はその平面図であり、第３図
（ｂ）は第３図（ａ）における線Ａに沿う断面図であり
、第３図（Ｃ）は第３図（ａ）にける線Ｂに沿う断面図
である。 第４Ａ図〜第４Ｃ図は、第３図に示す従来のマスクＲＯ
Ｍを、多層化する場合に考えられる製造工程および積層
構造を説明するための図である。 第５図は、メモリセルとしてダイオード素子を用いた従
来のマスクＲＯＭのメモリセルアレイの他の例を示す断
面図である。 図において、１は単結晶シリコン基板、２は絶縁膜、３
は第１のポリシリコン層、３ＰはＰ型不純物領域、３Ｎ
はＮ型不純物領域、２′は層間絶縁膜、４はコンタクト
ホール、５は第２のポリシリコン層、６は絶縁膜、５Ｎ
はＮ型不純物領域、５ＰはＰ型不純物領域、７はコンタ
クトホール、８は第３のポリシリコン層、９は保護膜を
示す。

Claims (1)

1. 【特許請求の範囲】 縦方向に積重ねられた少なくとも２層のメモリセルアレ
   イを有する半導体記憶装置であって、半導体基板、 前記半導体基板上に絶縁膜を介して形成され、それぞれ
   が互いに平行に配置された複数の第１の導電層、 前記第１の導電層の上に絶縁膜を介して形成され、それ
   ぞれが互いに平行にかつ前記第１の導電層と交差するよ
   うに配置された複数の第２の導電層、 前記第１の導電層と前記第２の導電層との交点に選択的
   に形成され、前記第１の導電層と前記第２の導電層とを
   コンタクトさせるための複数の第１のコンタクトホール
   、 前記第１のコンタクトホールに接する前記第１の導電層
   の表面層に形成され、前記第１の導電層と前記第２の導
   電層との間で一方方向からのみの導通を可能にするため
   の複数の第１のＰＮ接合手段、 前記第２の導電層の上に絶縁膜を介して形成され、それ
   ぞれが互いに平行にかつ前記第２の導電層と交差するよ
   うに配置された複数の第３の導電層、 前記第２の導電層と前記第３の導電層との交点に選択的
   に形成され、前記第２の導電層と前記第３の導電層とを
   コンタクトさせるための複数の第２のコンタクトホール
   、および 前記第２のコンタクトホールに接する前記第２の導電層
   の表面層に形成され、前記第２の導電層と前記第３の導
   電層との間で一方方向からのみの導通を可能にするため
   の複数の第２のＰＮ接合手段を備え、 前記第１および第２の導電層と、前記第１のコンタクト
   ホールと、前記第１のＰＮ接合手段とで第１層目のメモ
   リセルアレイを形成し、前記第２および第３の導電層と
   、前記第２のコンタクトホールと、前記第２のＰＮ接合
   手段とで第２層目のメモリセルアレイを形成することを
   特徴とする、半導体記憶装置。