JPH01191392A

JPH01191392A - 伝搬先入れ先出し記憶装置

Info

Publication number: JPH01191392A
Application number: JP63267021A
Authority: JP
Inventors: David Norris; デイビット・ノリス
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-10-22
Filing date: 1988-10-21
Publication date: 1989-08-01
Anticipated expiration: 2014-03-03
Also published as: JP2863808B2; EP0312914A3; ATE118904T1; DE3853123T2; DE3853123D1; EP0312914A2; ES2068819T3; GR3015593T3; US4805139A; EP0312914B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の分野この発明は一般には記憶装置に関し、より詳細　　。

には従来利用されていたものよりも最小の数の回路構成
要素で構成される伝搬先入れ先出し記憶装置に関する。

発明の背最公知のように、データ処理システムは一般にプリンタの
ような多くの周辺出力装置を含み、中央処理装置（ＣＰ
Ｕ）によって作用される。ＣＰＵは典型的に、高速度で
動作する回路によって形成され、周辺出力装置はより低
い速度で動作される。

こうして、データを転送する異なった速度に適合するよ
うに、ＣＰＵと周辺出力装置との間をインターフェイス
する一時記憶装置が開発された。−特記憶装置のこのよ
うな型の１つは、先入れ先出し（ＦＩＦＯ）記憶装置と
呼ばれ、データを一時的にストアするように入力データ
速度が出力データ速度と異なるときはいつでも使用され
ることができる。たとえば、ＣＰＵからのデータは、Ｆ
ＩＦＯ記憶装置に高速度で転送され、次いでそのデ−夕
は周辺出力装置により低い速度で送り出されるであろう
。

これまで先行技術のＦＩＦＯ構造は、一般にカウンタ、
ポインタまたはアドレスデコーダ回路のような数多くの
機能的要素を利用してきたため、非常に複雑であった。

−時記憶装置の総体的な価格は、Ｉｌｌ能な限り少ない
数の回路構成要素を使用することによって最小にされる
ことができることは、当業者によって一般に推断されて
きた。したがって、この発明の伝搬ＦＩＦＯ４ｄ憶装置
は、これまでに７７　（＋ミしたものよりも最少の数の
回路構成要素で形成される。数多くの回路構成要素の必
要性をなくすことによって、総体的な価格のかなりの低
下が実現されただけでなく、その信頼性もまた大幅に高
められた。なぜならば部品の数によって２；動作が増加
する傾向にあることが公知のことであるからである。さ
らに、最少の数の回路構成要素の使用により、（ｄｌｉ
Ｆ’ｒの低下が要求されるチップ面Ｆｉ２　＝の節約を
も作り出すことが見出されるであろう。

発明の概要したがってこの発明の一般的な目的は、製造するのに相
対的に簡１１１でかつ経済的である改良された先入れ先
出し記憶装置を提供することである。

この発明の目的は、従来利用されていたものよりも最少
の数の回路構成要素で構成される伝搬先入れ先出し記憶
装置を提供することである。

この発明の他の目的は、より少ないチップ面積量を必要
とし、またしたがって製造費を減する伝搬先入れ先出し
記憶装置を提１共することである。

この発明のさらに他の目的は、プッシュダウンスタック
で配置された複数１１・■のｎビット記憶セルから形成
される伝搬先入れ先出し記憶装置を提供することである
。

この発明のさらに他の目的は、１（数個の記憶セルと１
隻数例のトラッキングピッｊ・セル回路を含む伝搬先入
れ先出し記憶装置を提供することである。

これらの狙いならびに目的に従って、この発明は２位相
非電畳クロックによって駆動され、かつプッシュダウン
スタックで配置された課数個のｒ１ビット記憶セルから
形成される伝搬先入れ先出し（ＦＩＦＯ）記憶装置の提
１ノ（に関する。記憶セルの各々は、第１のバスゲート
と第１のインバータと第２のバスゲートと第２のインバ
ータとを含み、ｎビットのデータ語をストアし、かつス
トアされたｎビットのデータ語に対応する出力ノードで
出力を発生する。第１のバスゲートは入力と出力を有す
る。第１のインバータは、第１のバスゲートの対応する
出力に結合された入力および出力を有する。第２のバス
ゲートは、第１のインバータの対応する出力に結合され
た入力および出力を有する。第２の・ｒンバータは、第
２のバスゲートの対応する出力に結合された入力および
ｎビットデータ語に対応する出力を発生するための出力
を白°する。

この記憶装置は、データ入力信号を第１のバスゲートの
入力に結合するためのデータ入力ノードをさらに含む。

第１のバスゲートは、制御信号に応答してデータ入力信
号を第１のインバータにロードする。第２のバスゲート
は、クロックの第１位相に応答してデータ入力を第２の
インバータにシフトする。複数個のトラッキングビット
セル回路は、ロード信号とクロックの第２位相に応答し
て制御信号を発生する。

この発明のこれらおよび池の目的および利点は、全体を
通して同じ参照番号が対応する部分を示す添付の図面と
関連して読まれると、次の詳細な説明からより十分明ら
かとなるであろう。

好ましい実施例の説明ここで図面を詳しく参照すると、第１Ａ図および第１Ｂ
図にこの発明の伝搬先入れ先出し（ＦＩＦＯ）記憶装置
１０の概略回路図が示されている。

この記憶装置１０は、共に直列に接続され、ブツシュダ
ウン動作を提供する４デイープ記憶セルＣ１、Ｃ２、Ｃ
３およびＣ４のスタックを含む。記憶装置１０は、複数
個のトラッキングとットセル回路Ｔ１、Ｔ２、Ｔ３およ
びＴ４をＨするトラッキングラインを含む。トラッキン
グ回路ＴＩ、・・・Ｔ４の各々は、それぞれの記憶セル
Ｃ１，・・・Ｃ４の１つに対応する。記憶セル１０が、
４つの記憶セルと４つのトラッキング回路とのみで示さ
れているが、いかなる大きなまたは小さな数も可能であ
ることが当業者には明らかであろう。

記憶セルＣ１は、複数個の第１のＮチャンネルパスゲー
トトランジスタＣＩ　Ａ、・・・Ｇ８Ａと、複数個の第
１のインバータＩＮＶ１Ａ、・・・ＩＮＶＲＡと、複数
個の第２のＮチャンネルバスゲートＧ９Ａ、・・・Ｇ１
６Ａと複数１１・■の第２のインバータＩＮＶ９Ａ、・
・・Ｉ　ＮＶ　１６Ａとから形成される。トランジスタ
Ｃ１Ａ、・・・Ｇ８Ａの各々のドレイン電極は、データ
入力ノードＤ１Ａ、・・・Ｄ８Ａの１つに接続され、対
応するデータ入力信号Ｄｌ１、・・・Ｄｌｇを受取る。

！・ランジスタＧ１Ａ、・・・Ｇ８Ａの各々のソース電
極は、それぞれの第１のインバータＩＮＶ１Ａ、・・・
ＩＮＶ８Ａの対応する入力に接続される。第２のＮチャ
ンネルバスゲートＧ９Ａ、・・・Ｇ１６Ａの各々のドレ
イン電極は、第１の・「ンバータＩＮＶ１Ａ、・・・Ｉ
　ＮＶ８Ａの対応する出力の１つに接続される。第２の
ＮチャンネルバスゲートトランジスタＧ９Ａ、・・・Ｇ
１６Ａの各々のソース電極は、それぞれの第２の・ｒン
バータＩＮ　Ｖ　９　Ａ、・・・ＩＮＶ１６Ａの対応す
る入力に接続される。第２のインバータＩＮＶ９Ａ、・
・・ＩＮＶ１６Ａの各々の対応する出力は、第２の記憶
セルＣ２の中の第１のＮチャンネルバスゲートトランジ
スタＧ　Ｉ　Ｂ、・・・０８Ｂの対応するドレイン電極
に接続される。第１のパスゲートトランジスタＣ１Ａ、
・・・Ｇ８Ａのゲート７１は、トラッキングビットセル
回路Ｔ１からの制御信号Ｌ１に接続され、第２のパスゲ
ートトランジスタＧ９Ａ、・・・Ｇ１６ＡのゲートＴＩ
極は、非重畳クロックからの第１１立相クロツク信号Ｐ
Ｈ１に接続される。

記憶セルＣ１は、１（数個のフィードバックインバ　９
１ＮＶＦ１Ａ、＝ＩＮＶＦ８．Ａおよび１隻数個のＰチ
ャンネルフィードバックトランジスタＧＦ９Ａ、・・・
ＧＦ１６Ａをさらに含む。フィードバックインバータＩ
ＮＶＦ１Ａ、・・・ＩＮＶＦ８Ａの各々の対応する入力
は、第１のインバータＩＮＶ１Ａ、・・・Ｉ　ＮＶ８Ａ
の対応する出力に接続され、かつその対応する出力は第
１のインバータＩＮＶ１Ａ、・・・Ｉ　ＮＶ８Ａの対応
する入力に接続される。

フィードバックトランジスタＧＦ９Ａ、・・・ＧＦＩ６
Ａの各々のゲート電極は、第２の・「ンバータＩＮＶ９
Ａ、・・・ＩＮＶ１６Ａの対応する出力に接続され、そ
のドレイン電極は第２のインバータＩＮＶ９Ａ、・・・
ＩＮＶ１６Ａの対応する入力に接続され、そのソース電
極は電源電位Ｖｃｃに接続される。

同様に、記憶セルＣ２は複数個の第１のＮチャンネルパ
スゲートＩ・ランジスタＧＩＢ、・・・０８Ｂと、複数
個の第１インバータＩＮＶＩＢ、・・・ＩＮＶ８Ｂと、
複数個の第２のＮチャンネルバスゲートトランジスタ０
９Ｂ、・・・０１６Ｂと、複数個の第２のインバータＩ
ＮＶ９Ｂ、・・・ＩＮＶ１６Ｂとから形成される。トラ
ンジスタＧＩＢ、・・・０８Ｂの各々のドレイン電極は
、第１のセルＣ１の第２のイ：／／＜−９１ＮＶ９Ａ、
−Ｉ　ＮＶ１６Ａ（７）対応する出力に接続される。ト
ランジスタＧＩＢ、・・・０８Ｂの各々のソース電極は
、それぞれの第１のインバータＩＮＶＩＢ、・・・ＩＮ
Ｖ８Ｂの対応する入力に接続される。第２のＮチャンネ
ルバスゲートトランジスタＧ９Ｂ、・・・０１６Ｂの各
々のドレイン電極は、第１のインバータＩＮＶＩＢ、・
・・ＩＮＶ８Ｂのχ・１応する出力の１つに接続される
。第２のＮチャンネルパスゲートトランジスタＧ９Ｂ。

・・・０１６Ｂの各々のソース電極は、それぞれの第２
のインバータＩＮＶ９Ｂ、−ＩＮＶ１６Ｂの対応する入
力に接続される。第２のインバータＩＮＶ９Ｂ、・・・
ＩＮＶ１６Ｂの各々の対応する出力は、第３のセルＣ３
内にある第１のＮチャンネルバスゲートトランジスタＧ
ＩＣ，・・・Ｇ８Ｃのドレイン７ｄｌ！！ｌｉに接続さ
れる。第１のパスゲートトランジスタＧＩＢ、・・・０
８Ｂのゲート電極は、トラッキングビットセルＴ２から
の制御信号Ｌ２に接続され、かつ第２のパスゲートトラ
ンジスタタ１６Ｂのゲート電極は、第１位相クロックら号ＰＨ１に
接続される。

記憶セルＣ２は、１隻数個のフィードバックインバータ
ＩＮＶＦＩＢ，・・・ＩＮＶＦ８ＢおよびＦ（数個のＰ
チャンネルフィードバックトランジスタＧＦＱＢ、　・
・・ＣＦ１６Ｂをさらに含む。フィードバックインバー
タＩ　ＮＶＦ　Ｉ　Ｂ、・・・ＩＮＶＦ８Ｂの各々の対
応する入力は、第１のインバータＩＮＶＩＢ、・・・Ｉ
ＮＶ８Ｂの対応する出力に接続され、かつその対応する
出力は、第１のインバータＩＮＶＩＢ、・・・ＩＮＶ８
Ｂの対応する入力に接続される。フィードバックトラン
ジスタＧＦ９Ｂ、・・・ＧＦ１６Ｂの各々のゲーｔ［Ｗ
は第２のインバータＩＮＶ９Ｂ、・・・ＩＮＶ１６Ｂの
対応する出力に接続され、そのドレイン電極は第２のイ
ンバータＩＮＶ９Ｂ、・・・ＩＮＶ１６Ｂの対応する入
力に接続され、そのソース電極は電源電位Ｖｃｃに接続
される。

さらに、記憶セルＣ３は、１ｕ数個の第１のＮチャンネ
ルパスゲートトランジスＣと複数個の第１のインバータＩＮＶＩＣ，・・・ＩＮ
Ｖ８Ｃと、複数個の第２のＮチャンネルバスゲーＩ・ト
ランジスタＧＱＣ，・・・Ｇ１６Ｃと、ＬＱ数１因の第
２のインバータＩＮＶ９Ｃ，・・・ＩＮＶ１６Ｃとから
形成される。トランジスタＧＩＣ，・・・Ｇ８Ｃの各々
のドレイン電極は、第２のセルＣ２の第２のイ”、ｔ＜
−９　１　ＮＶ９　Ｂ，−Ｉ　ＮＶ　１　６　Ｂ（７）
対応する出力に接続される。トランジスタＧ　Ｉ　Ｃ。

・・・Ｇ８Ｃの各々のソース電極は、それぞれの第１の
インバータＩＮＶＩＣ，・・・ＩＮＶ８Ｃの対応する入
力に接続される。第２のＮチャンネルパスゲートトラン
ジスタＧ９Ｃ，・・・Ｇ１６Ｃのドレイン電極は、第１
のインバータＩＮＶＩＣ，・・・ＩＮＶ８Ｃの対応する
出力の１つに接続される。第２のＮチャンネルパスゲー
トトランジスタＧ９Ｃ，・・・Ｇ１６Ｃの呂々のソース
電極は、それぞれの第２のインバータＩＮＶ９Ｃ，・・
・ｌＮＶ１６ｃの対応する入力に接続される。第２のイ
ンバータＩＮＶ９Ｃ，・・・ＩＮＶ１６Ｃの各々の対応
する出力は、第４のセルＣ４内にある第１のＮチャンネ
ルパスゲートトランジスタＧ１Ｄ，・・・Ｇ８Ｄの対応
するドレイン電極に接続される。第１のパスゲートトラ
ンジスタＧ　Ｉ　Ｃ，・・・Ｇ８Ｃのゲート電極は、ト
ラッキングピッＩ・セルＴ３からの制御信号Ｌ３に接続
され、かつ第２のパスゲートトランジスタＧ０Ｃ，・・
・Ｇ１６Ｃのゲート電極は、第１位相クロック信号ＰＨ
１に接続される。

記憶セルＣ３は、１（数個のフィードバックインバータ
ＩＮＶＦＩＣ，・・・ＩＮＶＦ８Ｃおよび複数１内のＰ
チャンネルフィードバックトランジスタＧＦ９Ｃ，　・
・・ＧＦ１６Ｃをさらに含む。フィードバックインバー
タＩ　ＮＶＦ　Ｉ　Ｃ，・・・ＩＮＶＦ’８Ｃの各々の
対応する入力は、第１のインバータＩＮＶＩＣ，・・・
Ｉ　ＮＶ８Ｃの対応する出力に接続され、かつその出力
は第１のインバータＩＮＶＩＣ，・・・Ｉ　ＮＶ８Ｃの
対応する入力に接続される。フィードバックトランジス
タＧ　Ｆ　９　Ｃ，・・・ＧＦ１６Ｃの各々のゲートＴ
ヒ極は、第２のインバータｌ　Ｎ　Ｖ　ＱＣ，・・・Ｉ
ＮＶ１６Ｃの対応する出力に接続され、そのドレイン電
極は第２のインバータＩＮＶ９Ｃ。

・・・ＩＮＶ１６Ｃの対応する入力に接続され、そのソ
ース電極は電源電位Ｖｃｃに接続される。

最後に、記憶セルＣ４は１（数個の第１のＮチャンネル
パスゲートトランジスタＧ　Ｉ　Ｄ，・・・Ｇ８Ｄと１
（数個の第１のインバータＩＮＶ１Ｄ，・・・ＩＮＶ８
Ｄと複数個のＮチャンネルバスゲートトランジスタＧＱ
Ｄ，　・・・Ｇ１６Ｄと、複数個の第２のインバータＩ
ＮＶ９Ｄ，・・・ＩＮＶ１６Ｄとから形成される。トラ
ンジスタＧ１Ｄ，・・・Ｇ８Ｄの各々のドレイン電極は
、第３のセルＣ３の第２のインバーｌＩＮＶ９ｃ，−Ｉ
ＮＶ１６Ｃ（７）対応する出力に接続される。トランジ
スタＧ１Ｄ，・・・Ｇ８Ｄの各々のソース電極は、それ
ぞれの第１のインバータＩＮＶ１Ｄ，・・・Ｉ　ＮＶ８
Ｄの対応する入力に接続される。第２のＮチャンネルバ
スゲートトランジスタＧ９Ｄ，・・・Ｇ１６Ｄの各々の
ドレイン電極は、第１のインバータＩＮＶ１Ｄ，・・・
Ｉ　ＮＶ８Ｄの対応する出力の１つに接続される。第２
のＮチャンネルバスゲートトランジスタ６Ｄの各々のソース電極は、それぞれの第２のインバー
タＩＮＶＱＤ，’−ＩＮＶ１６Ｄ（７）対応スル入力に
接続される。第２のインバータＩＮＶ９Ｄ。

・・・Ｉ　ＮＶ　１　６Ｄの各々のに，■応する出力は
、データ出力ノードＤ９Ａ，・・・Ｄ１６Ａの１つに接
続され、対応するデータ出力信号Ｄｏ　１，・・・ＤＯ
８を発生する。第１のバスゲートトランジスタＧ１Ｄ、
・・・Ｇ８Ｄのゲー！・電極は、トラッキングビットセ
ルＴ４からの制■１信号Ｌ４に接続され、かつ第２のバ
スゲートトランジスタタＧ９Ｄ、・・・Ｇ１６Ｄのゲー
ト電極は、第１位相クロック信号ＰＨ１に接続される。

記憶セルＣ４は、複数１１□１，１のフィードバックイ
ンバータＩＮＶＦ１Ｄ、・・・ＩＮＶＦ８Ｄおよび複数
個のＰチャンネルフィードバックトランジスタＧ１１Ｄ
、・・・ＧＦ１６Ｄをさらに含む。フィードバックイン
バータ１　ＮＶＦ１Ｄ、−Ｉ　ＮＶＦ８Ｄ（７）各々の
対応する入力は、第１のインバータＩＮＶ１Ｄ、・・・
１ＮＶ８Ｄの対応する出力に接続され、かつその対応す
る出力は第１のインバータＩＮＶ１Ｄ、・・・Ｉ　ＮＶ
８Ｄの対応する入力に接続される。

フィードバックトランジスタＧＦ９Ｄ、・・・ＧＦＩ６
Ｄの各々のゲート電極は第２のインバータＩＮＶ９Ｄ、
・・・ＩＮＶ１６Ｄの対応する出力に接続され、そのド
レイン電極は第２のインバータＩＮＶＱＤ、・・・ＩＮ
ｖ１６Ｄの対応する入力に接続され、そのソース？Ｌｉ
腿は電源電位Ｖｃｃに接続される。

セルＣ１，・・・Ｃ４の各々は、８ビツトのデータ語の
受取りおよびシフティングを「ｌ■能にするために、８
つの第１のバスケートトランジスタつの第１のインバー
タと、８つのフィードバックインバータと、８つの第２
のバスケートトランジスタと、８つのフィードバックト
ランジスタとで形成されることが注目され、ｎビットの
データ語を収容するために、いかなる数も使用され得る
ことが理解されるであう。したかって、いかなる数の記
憶セルもプッシュダウンスタックで使用され、かつ配置
され得ることが明らかであろう。さらに、記憶セルの各
々は、データ語のビットの大きさを収容するように、簡
単に適合させられることかできる。

トラッキングビットセル回路Ｔ１は、３入力ＡＮＤ論理
ゲートＡＩＡと、インバータＩＩＡ，１２Ａおよび１３
Ａと、ＮチャンネルパスゲートトランジスタＮＩＡＳＮ
２ＡおよびＮ３Ａとから形成される。論理ゲートＡＩＡ
の第１の入力は、バスゲートトランジスタＮＩＡのドレ
インおよびロード入力ノード１４に接続されてロード信
号りを受取り、その第２の入力は、クロック信号ＰＨ２
を受取るように接続され、その第３の入力はインバータ
ＩＩＡの出力に接続される。ラインＩＩＡ上の論理ゲー
１−　Ａ　Ｉ　Ａの出力は、制御信号Ｌ１を規定し、か
つ同様にバスゲートトランジスタＮＩＡのゲートに接続
されて、記憶セルＣ１内にある第１のバスゲートトラン
ジスタＣＩＡ，・・・Ｇ８Ａのずべてのゲートに接続さ
れる。トランジスタＮＩＡのソースは、トランジスタＮ
２Ａのドレインおよびインバータ１３Ａの入力に接続さ
れる。トランジスタＮ２Ａのソースは、接地電位に接続
され、かつトランジスタＮ”Ａのゲートは、第２のトラ
ッキング回路Ｔ２内にあるライン１１Ｂ上のＡＮＤ論理
ゲー１−ＡＩＢの出力において制御信号Ｌ２に接続され
る。インバータＩ３Ａの出力は、トランジスタＮＢＡの
ドレインに接続される。トランジスタＮＢＡのゲートは
、ライン１３Ａ信号上でクロック信号ＰＨ１を受取るよ
うに接続され、さらに記憶セルＣ１内の第２のバスゲー
トトランジスタ続される。トランジスタＮ３Ａのソースは、インバータ
１２Ａの入力に接続される。プレイスホールダ信号′ｒ
ＩＣ　１をＨするインバータ１２Ａの出力は、トラッキ
ング回路Ｔ１の出力である出力ノード１６Ａおよびイン
バータＩＩＡの入力に接続される。インバータ１２Ａの
出力は、ＡＮＤ論理ゲートＡＩＢの第１の入力に接続さ
れ、したかって次のより高い記憶セル、またはこの場合
記憶セルＣ２のためのロード信号に対応する。

トラッキングビット回路Ｔ１は、Ｐチャンネルフ，ｆ−
ドパツクトランジスタＦＩＦＡと、フィードバックイン
バータ１３ＦＡと、Ｎチャンネルリセットトランジスタ
ＮＲＡとをさらに含む。フィードバックトランジスタＦ
ＩＦＡのゲート電極は、インバータ１２Ａの出力に接続
され、そのドレイン電極はインバータ１２Ａの入力に接
続され、そのソース電画は電源電位Ｖｃｃに接続される
。フィードバックインバータ１３ＦＡの入力は、インバ
ーク１３Ａの出力に接続され、その出力はインバータ１
３Ａの入力に接続される。リセットトランジスタＮＲＡ
のゲート電極は、ライン１８上のリセット信号Ｒを受取
るように接続され、そのドレ・ｒン電極もまた・ｒンバ
ータ１３Ａの入力に接続され、そのソース電極は接地電
位に接続される。

同様に、トラッキングビットセル回路Ｔ２は３位相入力
ＡＮＤ論理ゲー１−　Ａ　Ｉ　Ｂと、インバータ１１Ｂ
Ｓ　１２Ｂおよび１３Ｂと、Ｎチャンネルバスケートト
ランジスタＮＩＢ、Ｎ２ＢおよびＮ３Ｂとから形成され
る。論理ゲー１−　Ａ　Ｉ　Ｂの第１の入力は、パスゲ
ートトランジスタＮＩＢのドレインに接続され、さらに
出力ノード１６Ａに接続されて、ロード信号りに対応す
るプレイスホールダー信号Ｔ　Ｋ　１を受取り、その第
２の入力はクロック信号ＰＨ２を受取るように接続され
、その第３の入力はインバータＩＩＢの出力に接続され
る。

ライン１１Ｂ上の論理ゲー１−　Ａ　Ｉ　Ｂの出力は、
回路Ｔ２の制御信号Ｌ２を規定し、かつノタスゲートト
ランジスタＮＩＢのゲートに接続され、同様に、記憶セ
ルＣ２内の第１のパスゲートトランジスタＧＩＢ、・・
・０８Ｂのすべてのゲートに接続される。

トランジスタＮＩＢのソースは、トランジスタＮ２Ｂの
ドレインおよびインバータ１３Ｂの入力に接続される。

トランジスタＮ２Ｂのソースは接地電位に接続され、ト
ランジスタＮ２Ｂのゲートは、第３のトラッキング回路
′ｌ゛３内のライン１１Ｃ上にあるＡＮＤ論理論理ゲー
トＡ１用力において制御信号Ｌ３に１霞続される。イン
バータ１３Ｂの出力は、トランジスタＮ３Ｂのドレイン
に接続される。トランジスタＮＢＡのゲートは、ライン
１３Ｂ上のクロック信号ＰＨ１を受取るために接続され
、さらに記憶セルＣ２内の第２のパスゲートトランジス
タタＧ’）Ｂ、・・・Ｇ１６Ｂのすべてのゲートに接続
される。トランジスタＮ３Ｂのソースは、インバータＩ
２Ｂの入力にＩ※続される。プレイスホールダ信号ＴＫ
２を白°するインバータ１２Ｂの出力は、トラッキング
回路Ｔ２の出力である出力ノード１６Ｂおよびインバー
タＩＩＢの入力に接続される。インバータ！２Ｂの出力
は、ＡＮＤ論理ゲートＡＩＣの第１の入力にもまた接続
され、したがって次のより高い記憶セル、またはこの場
合セルＣ３のためのロード信号りに対応する。

トラッキングビットセル回路Ｔ２は、Ｐチャンネルフ、
イードバックトランジスタＰＩＦＢと、フィードバック
インバータ１３ＦＢと、Ｎチャンネルリセットトランジ
スタＮ　ＲＢとをさらに含む。

フィードバックトランジスタＰｉＦＢのゲート電極は、
インバータ１２Ｂの出力に接続され、そのドレイン電−
は・「ンバータ１２Ｂの入力に接続され、そのソース電
極は電源電位Ｖｃｃに接続される。フィードバック・ｆ
ンバータ１３ＦＢの入力は、インバータ１３Ｂの出力に
接続され、かつその出力はインバータ１３Ｂの入力に接
続される。リセットトランジスタＮＲＢのゲート電極は
、ライン１８上のリセット信号Ｒを受取るように接続さ
れ、そのドレイン電極はインバータ１３Ｂの入力にも接
続され、そのソース電極は接地電位に接続される。

さらに、トラッキングビットセル回路Ｔ３は、３位相入
力ＡＮＤ論理ゲートＡＩＣと、インバータ＋ＩＣ，！２
Ｃおよび１３Ｃと、Ｎチャンネルバスゲートトランジス
タＮＩＣ５Ｎ２ＣおよびＮ３Ｃとから形成される。論理
ゲートＡＩＣの第１の入力は、パスゲートトランジスタ
ＮＩＣのドレインおよび出力ノード１６Ｂに接続されて
、ロード１６号しに対応するプレイスホールダ信号Ｔ　
Ｋ　２を受取り、その第２の入力はクロック信号ＰＨ２
を受取るために接続され、その第３の入力はインバータ
ＩＩＣの出力に接続される。ライン１１Ｃ上の論理ゲー
トＡＴＣの出力は、回路Ｔ３の制御信号Ｌ３を規定し、
かつパスゲートトランジスタＮＩＣのゲートに接続され
、同様に、記憶セルＣ３内の第１のパスゲートトランジ
スタＣｔ　Ｃ，・・・Ｇ８Ｃのすべてのゲートに接続さ
れる。トランジスタＮＩＣのソースは、トランジスタＮ
２Ｃのドレインおよびインバータ１３Ｃの入力に接続さ
れる。トランジスタＮ２Ｃのソースは、接地電位に接続
され、かつトランジスタＮ２Ｃのゲートは、第４のトラ
ッキング回路Ｔ４内にあるライン１１Ｄ上のＡＮＤ論理
ゲートＡ１Ｄの出力における制御信号Ｌ４に接続される
。インバータ１３Ｃの出力は、トランジスタＮ　３　Ｃ
のドレインに接続される。トランジスタＮ３Ｃのゲート
は、ライン１３Ｃ上のクロック信号ＰＨ１を受取るよう
に接続され、かつ記憶セルＣ３内の第２のバスゲートト
ランジスタＧ’）Ｃ，・・・Ｇ１６Ｃのすべてのゲート
にさらに接続される。！・ランジスタＮ３Ｃのソースは
、インバータ１２Ｃの入力に接続される。プレイスホー
ルグに号Ｔ　Ｋ　３を白゛するインバータＩ２Ｃの出力
は、トラッキング回路Ｔ３の出力である出力ノード１６
ＣおよびインバータＩＩＣの入力に接続される。インバ
ータ１２Ｃの出力は、ＡＮＤ論理ゲートＡ１Ｄの第１の
入力にも接続され、したかって次のより高い記憶セル、
またはこの場合セルＣ４のためのロード信号りに対応す
る。

トラッキングビット回路Ｔ３は、Ｐチャンネルフィード
バックトランジスタＰＩＦＣと、フィードバックインバ
ータＩ　３ＦＣと、Ｎチャンネルリセットトランジスタ
ＮＲＣとをさらに含む。フィードバックトランジスタＰ
ＩＦＣのゲート電極は、インバータ１２Ｃの出力に接続
され、ぞのドレイン電極は・「ンバータ１２Ｃの入力に
接続され、そのソース電極は電源γＬｔ（４Ｖｃ（に接
続される。フィードハ′ツク・ｒンバータ１３ＦＣの入
力は、インバータ１３Ｃの出力に接続され、かつその出
力はインバータＩ′うＣの入力に接続される。リセット
トランジスタのリセッ＋−ｒ≦号Ｒを受取るように接続され、そのド
レイン電極はインバータ１３Ｃの入力にも接続され、そ
のソース電極は接地電位に接続される。

最後に、トラッキングビットセル回路Ｔ４は、３位相入
力ＡＮＤ論理ゲーｈ　Ａ　Ｉ　Ｄと、インパークＩ］Ｄ
，＋２Ｄおよび１３Ｄと、Ｎチャンネルパスデー１−　
ｈランジメタＮ１Ｄ，Ｎ２ＤおよびＮ３Ｄとから形成さ
れる。論理ゲートＡ１Ｄの第１の入力は、バスゲートト
ランジスタＮ１Ｄのドレインおよび出力ノード１６Ｃに
接続されてロード信号りに対応するプレイスホールダ信
号Ｔ　Ｋ　３を受取り、その第２の入力はクロック信号
ＰＨ２を受取るように接続され、その第３の入力はイン
バータ１１Ｄの出力に接続される。ライン１１Ｄ上の論
理ゲートＡ１Ｄの出力は、回路Ｔ４の制御信号Ｌ４を規
定し、かつバスゲート！・ランジスタＮ１Ｄのゲートに
接続され、同様に、記憶セルＣ４内にある第１のバスゲ
ートトランジスタＧ１Ｄ。

・・・Ｇ８Ｄのすべてのゲートに接続される。トランジ
スタＮ１Ｄのソースは、トランジスタＮ２Ｄのドレイン
およびインバータ１３Ｄの入力に接続される。トランジ
スタＮ２Ｄのソースは、接地電位に接続され、かつトラ
ンジスタＮ２Ｄのゲートは、第４のトラッキング回路Ｔ
４内にあるＡＮＤ論理ゲートＡ２の出力を介してライン
２０上の「読ｔＪ−１」信号Ｘ５に接続される。インバ
ータ１３Ｄの出力はトランジスタＮ３Ｄのドレインに接
続される。

トランジスタＮ３Ｄのゲートは、ライン１３Ｄ上のクロ
ック信号ＰＨ１を受取るために接続され、かつ記憶セル
Ｃ４内にある第２のバスゲートトランジスタＧ９Ｄ，・
・・Ｇ１６Ｄのすべてのゲートにさらに接続される。ト
ランジスタＮ′うＤのソースは、インバータ１２Ｄの入
力に接続される。インバータ１２Ｄの出力は、！・ラッ
キング回路Ｔ４の出力である出力ノード１６Ｄおよびイ
ンバータ１１Ｄの入力に接続される。

トラッキングビットセル回路Ｔ４は、Ｐチャンネルフィ
ードバックトランジスタｒ’ｌＦＤとフィードバックイ
ンバータ１３ＦＤと、Ｎチャンネルリセットトランジス
タＮＲＤとをさらに含む。フ、イードバックトランジス
タＰ１ＦＤのゲート電極は、インバータ１２Ｄの出力に
接続され、そのドレイン電極はインバータ１２Ｄの入力
に接続され、そのソース化−は電源電位Ｖｃｃに接続さ
れる。

フィードバックインバータＩ　３　Ｆ　Ｄの入力は、−
（ンバータ１３Ｄの出力に接続され、かつその出力はイ
ンバータ１３Ｄの入力に接続される。リセットトランジ
スタ８上のリセット信号Ｒを受取るために接続され、そのド
レイン電極はインバータ１３Ｄの入力にも接続され、そ
のソース電極は接地電位に接続される。

第１Ａ図および第１Ｂ図の回路のローディングおよびシ
フティング動作についてこの発明を理解する上で役立つ
第２図の（Ａ）ないしくＮ）の波形に関連してここで説
明する。川めに、インバータ１３Ａ、Ｉ３Ｂ、１３Ｃお
よび夏３Ｄの入力のすべては、時間【０で論理「０」の
レベルにリセットされると仮定される。これは、リセッ
ト信号Ｒを第２図の（Ｃ）に示されるリセットトランジ
スタＮＲＡ、・・・ＮＲＤのゲートにり、えることによ
って達成される。こうして、インバータ１３Ａ。

・・・１３Ｄの出力は、論理「１」のレベルにあるであ
ろう。さらに、そのクロックは、クロック信号Ｐ　Ｉｆ
　２がクロック信号Ｐ　Ｈ１と重畳しないｎ走発振器に
よるような、従来の手段によって発生された２位Ｉ＋非
重畳クロックである。これは、それぞれ第２図の（Ａ）
および（Ｂ）に示される。したがって、クロック信号Ｐ
Ｈ１が、時間【１においてハイになる、または論理「１
」のレベルになるとき、それぞれの記憶セルＣＩ、・・
・Ｃ４内のバスゲートトランジスタタＮＢＡ、・・・Ｎ
３Ｄはターンオンされて、インバータ！２Ａ、・・・１
２Ｄの出力を論理「０」のレベルにする。第２図の（Ｊ
）、（Ｋ　）、（Ｌ）および（Ｍ）のそれぞれに示され
るトラッキング［１■１路ＴＩ、・・・Ｔ４のそれぞれ
の出力信号ＴＫＩ、・・・Ｔ　Ｋ　４の論理「０」のレ
ベルは、対応する記憶セルＣＩ、・・・Ｃ４が空であり
、かつデータを受入れる準備ができていることを示す。

この点で、第２図の（Ｅ）に示されるデータ入力信号Ｄ
１Ｄ、・・・ＤＩ８を記憶セルＣ１にロードするために
、第２図のＣＤ）に示されるロード信号しか要求される
。インバータＩＩＡの出力およびロードは号りが共に時
間ｔｌａにおいて、論理「１」のレベルにあり、クロッ
ク信号ＰＨ２が時１ｆ４１　ｔ　２においてハイになる
まで、いかなるデータの転送またはシフティングも起こ
らず、それによってＡＮＤ論理ゲートＡＩＡの出力にお
いて、第２図の（Ｆ）に示される制御（ｍ号Ｌ１がハイ
になることを引き起こす。これは、次に、第１のパスゲ
ートトランジスタタＧ１Ａ、・・・Ｇ８Ａのターンオン
を引き起こし、それによってデータがトランジスタＣ１
Ａ、・・・Ｇ８Ａのドレインから第２のパスゲートトラ
ンジスタタＧ９Ａ、・・・Ｇ１６Ａのドレインにシフト
され、または伝搬されることが可能となる。さらに、イ
ンバータＩ３Ａの出力を論理「０」のレベルに変えるよ
うにパスゲートトランジスタＮＩＡはターンオンされる
。次に、クロック信号ＰＨ１が時間Ｌｌｂにおいてハイ
になるとき、データは第２のパスゲートトランジスタＧ
９Ａ、・・・Ｇ１６Ａのドレインから第２のインバータ
ＩＮＶ９Ａ、−ＩＮＶ１６Ａの出力ヘシフトされ、また
は伝搬される。同時に、インバータＩ２Ａの出力または
ノード１６Ａにおけるトラッキング回路Ｔ１のプレイス
ホールダ信号ＴＫＩ　（第２図の（Ｊ））は、セルＣ１
が充満状態であることを示す論理「１」のレベルに進む
であろう。

前に述べられたように、インバータ１２Ａの出力は、次
のより高い記憶セルＣ２のためのロードら号にも対応す
る。インバータ１２Ａの出力はハイであり、かつインバ
ータＩＩＢの出力はハイであるため、次にクロックＰＨ
’）が時間ｔ２ａにおいてハイになるとき、ＡＮＤゲー
トＡＩＢの出力はハイになるであろう。これは、第２図
の（Ｇ）に図示される制御信号Ｌ２である。その結果、
パスゲートトランジスタＧＩＢ、・・・０８Ｂはターン
オンされて、データが第１のパスゲートトランジスタＧ
ＩＢ、・・・０８Ｂのドレインから第２のパスゲートト
ランジスタ０９Ｂ、・・・０１６Ｂのドレインにシフト
され、またはブツシュダウンされることが可能となる。

さらに、パスゲートトランジスタタＮＩＢはターンオ′
ンされて、インバータ１３Ｂの出力を論理「０」レベル
に変える。次にクロックＰＨ１が時間ｔｉｃにおいてハ
・ｒになるとき、データはバスゲートトランジスタタ０
９Ｂ、・・・Ｇ１６ＢのドレインからインバータＩＮＶ
ＱＢ、　・・・■ＮＶ］６Ｂの出力へシフトされ、また
は伝搬される。同時に、インバータＩ２Ｂの出力、また
はノード１６Ｂにおけるトラッキング回路Ｔ２のプレイ
スホール１１３号Ｔ　Ｋ　２は、セルＣ２が充満状態で
あることを示す論理「１」のレベルに進むであろう。こ
の信号′ｒ　Ｋ　２は第２図の（Ｋ　）に示される。さ
らに、バスゲートトランジスタＮ２Ａかターンオンされ
て、インバータ１３Ａの入力を論理ｒＯＪのレベルにリ
セットする。クロック信号ＰＨ１か時間ｔｌｃにおいて
ハイになった後、インバータ１２Ａの出力は、セルＣ１
がクリアされ、かつ新しいデータを受入れるｄｉ”　６
ｍができていることを示す論理「０」のレベル（第２図
の（Ｊ））にあるであろう。

上述のこのプロセスは、入力ノードＤ１Ａ、・・・Ｄ８
Ａからのデータ（第２図の（Ｅ））か出力ノードＤ９Ａ
、・・・Ｄ１６Ａ−＼シフトされ、または伝穢されるま
で（ｉ１１回ら繰返される。時間ｔ１．ａの後、第１の
データ語またはバイトか出力ノードＤＱＡ。

・・・Ｄ１６Ａｌ：：達する前に、クロック信号Ｐ　Ｈ
２およびＰ　Ｈ１の４サイクルかかるであろう。第１の
バイトのためのデータ出力信号１）０１．・・・ＤＯ８
は、第２図の（Ｎ）に示される。

第１Ａ図および第２Ｂ図の回路の「読出」動作について
こめ発明を理解する上で役立つ第３図の（Ａ）ないしく
Ｌ）の波形に関連してここで説明する。さて、記憶セル
ＣＩ、・・・Ｃ４かデータで十分にロードされていると
仮定する。したがって、インバータ１２Ａ、・・・１２
Ｄの出力は、論理「１」のレベルにある。これらは、第
３図の（１）、（Ｊ）、（ＩＯおよび（Ｌ）のそれぞれ
に図示される出力１≦号Ｔ　Ｋ　１　、・・・Ｔ　Ｋ　
４である。さらに、記憶セルＣ４からのデータが、イン
バータＩＮＶ９Ｄ、・・・ＩＮＶ１６Ｄの出力において
利用可能になるであろう。記憶セルＣ３からのデータを
読出すことが面望される場合、第３図の（Ｃ）に示され
るように、信号ＲＥＡＤは、時間ｔ１においてＡＮＤ論
理ゲートＡ２にり、えられる。時間ｔ２において、クロ
ック信号Ｐ１１２かハイになるとき、論理ゲートＡ２か
らの出力信号はハイになり、かつインバータ１３Ｄの入
力を論理ｒＯＪのレベルにリセットするバスゲートトラ
ンジスタＮ２Ｄをターンオンするであろう。次のクロッ
ク信号ＰＨ１か時間ｔ３においてハイになった後、イン
ノ１−タ１２Ｄの出力において第３図の（Ｌ）に示され
る出力信号Ｔ　Ｋ　４は、記憶セルＣ４かクリアされ、
かつデータを受入れるＩ′１１”（ａかできていること
を示す論理ｒＯＪのレベルに進むであろう。時間ｔ４に
おいてハイになる次のクロツク１ｉ号ＰＨ２では、論理
ゲートＡ１Ｄの出力（第３図の（１１）に示されるよう
な信号Ｌ４）はハイになり、それによって第１のバスゲ
ート！・ランジスタＧ１Ｄ、・・・Ｇ８Ｄのドレインか
ら第２のパスゲー１−　トランジスタＧＱＤ、　・・・
Ｇ１６Ｄのドレインへデータのシフティングを起こす。

時間【５においてはｌ＼イになる次のクロック信号Ｐ　
Ｈ１では、データはインパークＩＮＶ９Ｄ、・・・ＩＮ
Ｖ１６Ｄの出力で記憶セルＣ４の出力にさらにシフトさ
れるであろう。データ出力信号Ｄｏ１．・・・ＤＯ８は
第３図の（Ｄ）に示される。

前述の詳細な説明から、この発明は最少の数の回路構成
要素で（，１４成される改良された伝搬先入れ先ＬＨＬ
記憶装置を提９１．することがこうして理解できる。さ
らに、即時記憶装置はプッシュダウンスタックで配置さ
れた瓜数個の記憶セルおよび１（数個のトラッキングビ
ットセルこの発明の好ましい実施例であると現ｔ１：ηえられて
いるのは何かということか図示され、かつ述べられたが
、様々な変更およびｄｉ　＊”、が行なわれるであろう
し、かつこの発明の真の範囲から逸脱することなく同等
物がその要素に置換しｊ＋ｉるであろうということが当
業乙゛に理解されるであろう。さらに、特定の状態また
は祠料をこの発明の教示に、その中心的な範囲から逸脱
することなく適合させるために多くの修Ｉ［が行なわれ
るであろう。したかって、この発明は、この発明を実施
するために企図された最良の方法として開ｉＪ＜された
特定的な実施例に限定されないが、しかしこの発明は前
掲の特許請求の範囲内にあるあらゆる実施例を含むであ
ろうということか意図される。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は、この発明の原理に従って構
成された伝搬先入れ先出し記憶装置のＩＩＩ略回路図で
ある。第２図の（Ａ）ないしくＮ）は、第１Ａ図および第１Ｂ
図のローディング動作を理解する際に役・立つ波形であ
る。第３図の（Ａ）ないしくＬ）は、第１Ａ図および第１Ｂ
図の「読出」動作を理解する際に役立つ波形である。図において、１０は記憶装置、ＣＩ、Ｃ２，Ｃ３および
Ｃ４は記憶セル、１２はトラッキングライン、ＴＩ、Ｔ
２．Ｔ３およびＴ４はトラッキングビットセル回路であ
る。特許出願人　アドバンスト・マ・ｒクロ・デフｆバイシ
ズ・インコーポレーテッド

Claims

【特許請求の範囲】

（１）伝搬先入れ先出し（ＦＩＦＯ）記憶装置であって
、前記記憶装置は２位相非重畳クロックによって駆動さ
れ、プッシュダウンスタックに配置された複数個のｎビット
の記憶セル（Ｃ１、・・・Ｃ４）を備え、前記記憶セル
の各々はｎビットのデータ語をストアし、かつ前記スト
アされたｎビットのデータ語に対応する出力を発生する
ための第１のパスゲート手段、第１のインバータ手段、
第２のパスゲート手段および第２のインバータ手段を含
み、前記第１のパスゲート手段は入力および出力を有し、前
記第１のインバータは、前記第１のパスゲート手段の対
応する出力に結合される入力および出力を有し、前記第
２のパスゲート手段は、前記第１のインバータ手段の対
応する出力に結合される入力および出力を有し、前記第
２のインバータ手段は、前記第２のパスゲート手段の対
応する出力に結合される入力および前記ｎビットのデー
タ語に対応する出力を発生するための出力を有し、デー
タ入力信号を前記第１のパスゲート手段の入力に結合さ
せるためのデータ入力ノードを備え、前記第１のパスゲ
ート手段は、制御信号に応答して前記データ入力信号を
前記第１のインバータ手段にロードするためのものであ
り、前記第２のパスゲート手段は、前記クロックの第１位相
に応答して前記データを前記第２のインバータ手段にシ
フトするためのものであり、さらにロード信号および前
記クロックの第２位相に応答して、前記制御信号を発生
する複数個のトラッキングビットセル回路（Ｔ１、・・
・Ｔ４）とを備える記憶装置。
（２）前記第１のパスゲート手段が複数個の第１のＮチ
ャンネルトランジスタ（Ｇ１Ａ、・・・Ｇ８Ａ）を含む
、請求項１に記載の伝搬ＦＩＦＯ記憶装置。
（３）前記第１のインバータ手段が複数個の第１のイン
バータ（ＩＮＶＩＡ、・・・ＩＮＶ８Ａ）を含む、請求
項２に記載の伝搬ＦＩＦＯ記憶装置。
（４）前記第２のパスゲート手段が複数個の第２のＮチ
ャンネルトランジスタ（Ｇ９Ａ、・・・Ｇ１６Ａ）を含
む、請求項３に記載の伝搬ＦＩＦＯ記憶装置。
（５）前記第２のインバータ手段が複数個の第２のイン
バータ（ＩＮＶ９Ａ、・・・ＩＮＶ１６Ａ）を含む、請
求項４に記載の伝搬ＦＩＦＯ記憶装置。
（６）前記複数個の第１のＮチャンネルトランジスタ（
ＧＩＡ、・・・Ｇ８Ａ）の各々が、対応するドレイン電
極は、それぞれのデータ入力ノードの１つに結合され、
その対応するソース電極は、前記第１のインバータ（Ｉ
ＮＶＩＡ、・・・ＩＮＶ８Ａ）のそれぞれの入力の１つ
に結合され、その対応するゲート電極は、制御信号に結
合される、請求項５に記載の伝搬ＦＩＦＯ記憶装置。
（７）前記複数個の第２のＮチャンネルトランジスタ（
Ｇ９Ａ、・・・　Ｇ１６Ａ）が、各々の対応するドレイ
ン電極は、前記第１のインバータ（ＩＮＶ１Ａ、・・・
ＩＮＶ８Ａ）のそれぞれの出力の１つに結合され、その
対応するソース電極は、前記第２のインバータ（ＩＮＶ
９Ａ、・・・ＩＮＶ１６Ａ）のそれぞれの入力の１つに
結合され、その対応するゲート電極は、前記クロックの
第１位相に結合される、請求項６に記載の伝搬ＦＩＦＯ
記憶装置。
（８）前記トラッキングビットセル回路（Ｔ１、・・・
Ｔ４）の各々が、ＡＮＤ論理ゲート手段（Ａ１Ａ、・・
・Ａ１Ｄ）と、第１、第２および第３のインバータ（Ｉ
１、Ｉ２、Ｉ３）と、第１、第２および第３のＮチャン
ネルトランジスタ（Ｎ１、Ｎ２、Ｎ３）とを含む、請求
項１に記載の伝搬ＦＩＦＯ記憶装置。
（９）前記論理ゲート手段が、第１の入力はロード信号
に結合され、第２の入力は前記クロックの第１位相に結
合され、第３の入力は前記第３のインバータ（Ｉ３）の
出力に結合され、出力は制御信号を発生する３入力ＡＮ
Ｄ論理ゲート（Ａ１）を含む、請求項８に記載の伝搬Ｆ
ＩＦＯ記憶装置。
（１０）前記論理ゲート（Ａ１）の前記出力は、前記第
１のＮチャンネルトランジスタ（Ｎ１）のゲートに結合
され、前記第１のＮチャンネルトランジスタ（Ｎ１）が
、ドレインはロード信号に結合され、そのソースは前記
第３のインバータ（Ｉ３）の入力および前記第２のＮチ
ャンネルトランジスタ（Ｎ２）のドレインに結合され、
前記第２のＮチャンネルトランジスタ（Ｎ２）が、ソー
スは接地電位に結合され、そのゲートは第２の制御信号
に結合され、前記第３のインバータ（Ｉ３）の出力は前
記第３のＮチャンネルトランジスタ（Ｎ３）のドレイン
に結合され、前記第３のＮチャンネルトランジスタ（Ｎ
３）のゲートは前記クロック信号の第１位相に結合され
、そのソースは前記第２のインバータ（Ｉ２）の入力に
結合され、前記第２のインバータの出力は前記トラッキ
ングビットセル回路の出力を規定し、かつ前記第１のイ
ンバータ（Ｉ１）の入力に結合される、請求項９に記載
の伝搬ＦＩＦＯ記憶装置。
（１１）前記第２の制御信号が、スタックの次のより高
い記憶セルの中にある前記ＡＮＤ論理ゲート（Ａ１）の
出力によって規定される、請求項１０に記載の伝搬ＦＩ
ＦＯ記憶装置。
（１２）前記トラッキング回路（Ｔ１、・・・　Ｔ４）
の出力（１６）が、スタックの次のより高い記憶セルの
ためのロード信号を規定する、請求項１１に記載の伝搬
ＦＩＦＯ記憶装置。
（１３）第１の入力がクロックの第１位相に結合され、
かつ第２の入力が読出信号に結合され、出力がスタック
内の最高の記憶セルのための第２の制御信号を発生する
第２のＡＮＤ論理ゲート（Ａ２）をさらに含む、請求項
１２に記載の伝搬ＦＩＦＯ記憶装置。
（１４）最高の記憶セル（Ｃ４）内の前記第２のインバ
ータ（ＩＮＶ９Ｄ、・・・ＩＮＶ１６Ｄ）の出力が、デ
ータ出力ノード（Ｄ９Ａ、・・・Ｄ１６Ａ）に結合され
てデータ出力信号（ＤＯ１、・・・ＤＯ８）を発生する
、請求項１３に記載の伝搬ＦＩＦＯ記憶装置。
（１５）前記トラッキングビットセル回路（Ｔ１、・・・Ｔ４）の各々が、ＡＮＤ論理ゲート手段
（Ａ１Ａ、・・・Ａ１Ｄ）と、第３、第４および第５の
インバータ（Ｉ１、Ｉ２、Ｉ３）と、第３、第４および
第５のＮチャンネルトランジスタ（Ｎ１、Ｎ２、Ｎ３）
とを含む、請求項７に記載の伝搬ＦＩＦＯ記憶装置。
（１６）前記論理ゲート手段が、第１の入力はロード信
号に結合され、第２の入力は前記クロックの第１位相に
結合され、第３の入力は前記第５のインバータ（Ｉ３）
の出力に結合され、出力は制御信号を発生する３入力Ａ
ＮＤ論理ゲート（Ａ１）を含む、請求項１５に記載の伝
搬ＦＩＦＯ記憶装置。
（１７）前記論理ゲート（Ａ１）の前記出力は、前記第
３のＮチャンネルトランジスタ（Ｎ１）のゲートに結合
され、前記第３のＮチャンネルトランジスタ（Ｎ１）が
、ドレインはロード信号に結合され、そのソースは前記
第５のインバータ（Ｉ３）の入力および前記第４のＮチ
ャンネルトランジスタ（Ｎ２）のドレインに結合され、
前記第４のＮチャンネルトランジスタ（Ｎ２）が、ソー
スは接地電位に結合され、そのゲートは第２の制御信号
に結合され、前記第５のインバータ（Ｉ３）の出力は、
前記第５のＮチャンネルトランジスタ（Ｎ３）のドレイ
ンに結合され、前記第５のＮチャンネルトランジスタ（
Ｎ３）が、ゲートは前記クロックの第１位相に結合され
、そのソースは前記第４のインバータ（１２）の入力に
結合され、前記第４のインバータの出力は前記トラッキ
ングビットセル回路の出力を規定し、かつ前記第３のイ
ンバータ（Ｉ１）の入力に結合される、請求項１６に記
載の伝搬ＦＩＦＯ記憶装置。
（１８）前記第２の制御信号が、スタックの次のより高
い記憶セルの中にある前記ＡＮＤ論理ゲート（Ａ１）の
出力によって規定される、請求項１７に記載の伝搬ＦＩ
ＦＯ記憶装置。
（１９）前記トラッキング回路（Ｔ１、・・・Ｔ４）の
出力が、スタックの次のより高い記憶セルのためのロー
ド信号を規定する、請求項１８に記載の伝搬ＦＩＦＯ記
憶装置。
（２０）第１の入力がクロックの第１位相に結合され、
かつ第２の入力が読出信号に結合される第２のＡＮＤ論
理ゲート（Ａ２）およびスタックの最高の記憶セルのた
めの第２の制御信号を発生するための出力をさらに含む
、請求項１９に記載の伝搬ＦＩＦＯ記憶装置。
（２１）前記記憶セル（Ｃ１、・・・Ｃ４）の各々が、
複数個のフィードバックインバータ（ＩＮＶＦ１Ａ、・
・・ＩＮＶＦ８Ａ）および複数個のフィードバックトラ
ンジスタ（ＧＦ９Ａ、・・・ＧＦ１６Ａ）を含む、請求
項７に記載の伝搬ＦＩＦＯ記憶装置。
（２２）前記トラッキングビットセル回路（Ｔ１、・・・Ｔ４）の各々が、Ｐチャンネルフィード
バックトランジスタ（Ｐ１ＦＡ、・・・Ｐ１ＦＤ）と、
フィードバックインバータ（Ｉ３ＦＡ、・・・Ｉ３ＦＤ
）と、Ｎチャンネルリセットトランジスタ（ＮＲＡ、・
・・ＮＲＤ）とを含む、請求項１５に記載の伝搬ＦＩＦ
Ｏ記憶装置。