JPH01191449A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01191449A JPH01191449A JP1443288A JP1443288A JPH01191449A JP H01191449 A JPH01191449 A JP H01191449A JP 1443288 A JP1443288 A JP 1443288A JP 1443288 A JP1443288 A JP 1443288A JP H01191449 A JPH01191449 A JP H01191449A
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- JP
- Japan
- Prior art keywords
- film
- poly
- insulating film
- polycrystalline silicon
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導（、を装置の製造技術に関し、多結晶シ
リコン膜の表面に形成される絶縁膜の特性向上に適用し
て有効な技術に関するものである。
リコン膜の表面に形成される絶縁膜の特性向上に適用し
て有効な技術に関するものである。
ＬＳＩ、超ＬＳＩなどの高密度高集積半導体装置におい
ては、例えば、ＭＯＳメモリのゲート絶縁膜やキャパシ
タ用誘電体膜として極薄く５３００人）の絶縁膜が用い
られている。
ては、例えば、ＭＯＳメモリのゲート絶縁膜やキャパシ
タ用誘電体膜として極薄く５３００人）の絶縁膜が用い
られている。
株式会社サイエンスフォーラム、［１１５１ｍ１１月２
８日発行、ｒＭＬｓＩデバイスハンドブックＪＰＩＯＩ
〜Ｐ１０２などに記載されているように、８１３Ｎ４を
ゲート絶縁膜に用いる試みが従来よりなされているが、
未だ、ゲート絶縁膜に適した特性を有する５ｔｓＮ＝絶
縁膜は得られていない。
８日発行、ｒＭＬｓＩデバイスハンドブックＪＰＩＯＩ
〜Ｐ１０２などに記載されているように、８１３Ｎ４を
ゲート絶縁膜に用いる試みが従来よりなされているが、
未だ、ゲート絶縁膜に適した特性を有する５ｔｓＮ＝絶
縁膜は得られていない。
そこで、現状では、下記のゲートプロセスに従い、Ｓｉ
Ｏ□をゲート絶縁膜に用いた多結晶シリコンゲートが作
成されている。
Ｏ□をゲート絶縁膜に用いた多結晶シリコンゲートが作
成されている。
まず、シリコン単結晶の表面に薄い５１０２膜を形成し
た半導体ウェハ（以下、ウェハという）の表面にＣＶＤ
法により多結晶シリコン（以下、ポリＳｉという）膜を
被着する。
た半導体ウェハ（以下、ウェハという）の表面にＣＶＤ
法により多結晶シリコン（以下、ポリＳｉという）膜を
被着する。
次いで、リン拡散やホウ素イオン打ち込みなどによって
、上記ポリＳ１膜を低抵抗化した後、所定の形状にパタ
ーニングする。
、上記ポリＳ１膜を低抵抗化した後、所定の形状にパタ
ーニングする。
さらに、乾式熱酸化またはスチーム熱酸化によって、こ
のポリＳｉ膜の表面に極薄（１００〜２００人）の３１
０２絶縁膜を形成するとともに、ポリＳ１膜中にドープ
された不純物のアニールを行う。
のポリＳｉ膜の表面に極薄（１００〜２００人）の３１
０２絶縁膜を形成するとともに、ポリＳ１膜中にドープ
された不純物のアニールを行う。
その後、上記５１０２絶臘膜の表面に再度ポリＳｉ膜を
被着してこれを低抵抗化した後、パターニングしてゲー
トを得る。
被着してこれを低抵抗化した後、パターニングしてゲー
トを得る。
しかしながら、ポリＳｉ膜の表面に形成された上記５ｉ
Ｃｈ絶縁膜は、ポリＳ１膜の表面の荒れや結晶粒の影響
によって、膜質が不均一になり易く、ピンホールやクラ
ッタなどの欠陥が発生したり、耐圧劣化を引き起こすな
ど、ゲート絶縁膜としての信頼性に問題がある。
Ｃｈ絶縁膜は、ポリＳ１膜の表面の荒れや結晶粒の影響
によって、膜質が不均一になり易く、ピンホールやクラ
ッタなどの欠陥が発生したり、耐圧劣化を引き起こすな
ど、ゲート絶縁膜としての信頼性に問題がある。
また、５１０２ は、その誘電率（ε＝約３．７）が前
記Ｓｉ＊Ｎ＜の約半分と低く、ゲート絶縁膜として用い
る場合、膜厚をより薄くしなければならないため、膜厚
の制御が困難になるなど、ゲートプロセスの歩留りの点
からも問題がある。
記Ｓｉ＊Ｎ＜の約半分と低く、ゲート絶縁膜として用い
る場合、膜厚をより薄くしなければならないため、膜厚
の制御が困難になるなど、ゲートプロセスの歩留りの点
からも問題がある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ポリＳｌ膜の表面に特性の良好な絶縁
膜を形成することができる技術を提供することにある。
り、その目的は、ポリＳｌ膜の表面に特性の良好な絶縁
膜を形成することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、ウェハの表面にポｔＪ Ｓ ｉ膜を被着形成
するとともに、このポリＳｉ膜中に不純物をドープし、
次いで、プラズマ窒化処理または熱窒化処理を行うこと
によって、このポリＳｌ膜の表面に絶縁膜を形成する方
法である。
するとともに、このポリＳｉ膜中に不純物をドープし、
次いで、プラズマ窒化処理または熱窒化処理を行うこと
によって、このポリＳｌ膜の表面に絶縁膜を形成する方
法である。
上記した手段によれば、シリコンと窒素と不純物原子と
の化合物からなる絶縁膜が得られる。
の化合物からなる絶縁膜が得られる。
すなわち、ポリＳ１膜中にドープされた不純物が、例え
ば、リン（Ｐ）の場合は、３１ Ｘ Ｐ ｙ Ｎｚから
なる絶縁膜が得られ、また、ホウ素（Ｂ）の場合は、３
ｉ、Ｂ、Ｎｇからなる絶縁膜が得られる。
ば、リン（Ｐ）の場合は、３１ Ｘ Ｐ ｙ Ｎｚから
なる絶縁膜が得られ、また、ホウ素（Ｂ）の場合は、３
ｉ、Ｂ、Ｎｇからなる絶縁膜が得られる。
これらの絶縁膜は、５ｉｎ２膜に比べて均質、かつ、緻
密な膜質を有していることから、耐圧性などの電気特性
ならびに機械的強度が優れ、しかも、誘電率が高いとい
う利点を有している。
密な膜質を有していることから、耐圧性などの電気特性
ならびに機械的強度が優れ、しかも、誘電率が高いとい
う利点を有している。
第１図（ａ）〜（Ｃ）は、本発明の一実施例である半導
体装置の製造方法を示すウェハの要部断面図である。
体装置の製造方法を示すウェハの要部断面図である。
以下、本実施例によるＭＯ５形半導体装置のゲート絶縁
膜の製造方法を説明する。
膜の製造方法を説明する。
まず、所定の抵抗率を有するｐ形またはｎ形シリコン単
結晶ウェハからなる基板１を熱酸化してその表面に８１
０２膜２を形成した後、例えば、２＋［ＣＶＤ法（５５
０〜６５０℃）によって、５１０２膜２の表面にポリＳ
ｌ膜３ａを形成し、同時にこのポリＳ１膜３ａ中に不純
物をドープする（第１図（ａ））。
結晶ウェハからなる基板１を熱酸化してその表面に８１
０２膜２を形成した後、例えば、２＋［ＣＶＤ法（５５
０〜６５０℃）によって、５１０２膜２の表面にポリＳ
ｌ膜３ａを形成し、同時にこのポリＳ１膜３ａ中に不純
物をドープする（第１図（ａ））。
すなわち、上記ポリＳｉ膜３ａの原料となるＳｉ Ｈ４
，Ｓ ｊｚＨｇ、 Ｓ ｊｚＨｇ などのシリコンガス
と微量の不純物ガスとをＣＶＤ装置の処理室内に導入し
て気相成長反応を行い、ポＩＪ Ｓ ｉ膜３ａの形成と
不純物のドープとを同時に行う。
，Ｓ ｊｚＨｇ、 Ｓ ｊｚＨｇ などのシリコンガス
と微量の不純物ガスとをＣＶＤ装置の処理室内に導入し
て気相成長反応を行い、ポＩＪ Ｓ ｉ膜３ａの形成と
不純物のドープとを同時に行う。
不純物ガスは、ポリＳｉを低抵抗化するために通常ドー
プされるホウ素（Ｂ）、リン（Ｐ）あるいはヒ素（Ａｓ
）が分子中に含有されたガスであれば種々の組成のもの
が使用可能であり、例えば、基板１がｐ形シリコン単結
晶の場合は、８２ Ｈｓ、ｎ形シリコン単結晶の場合は
、ＡＳＨ３あるいはＰＨｓ などである。
プされるホウ素（Ｂ）、リン（Ｐ）あるいはヒ素（Ａｓ
）が分子中に含有されたガスであれば種々の組成のもの
が使用可能であり、例えば、基板１がｐ形シリコン単結
晶の場合は、８２ Ｈｓ、ｎ形シリコン単結晶の場合は
、ＡＳＨ３あるいはＰＨｓ などである。
次に、ホトレジスト／エツチングによって、上記ポＩＪ
Ｓ ｉ膜３ａを所定の形状にパターニングした後、プ
ラズマ窒化処理または熱窒化処理を行う。
Ｓ ｉ膜３ａを所定の形状にパターニングした後、プ
ラズマ窒化処理または熱窒化処理を行う。
例えば、プラズマ窒化処理の場合は、プラズマＣＶＤ装
置の処理室内を１Ｔｏｒｒ程度に減圧して３５０〜４０
０℃で窒素ガスまたはアンモニアガスを導入すると、基
板１０表面でプラズマ窒化反応が進行し、ボＩＪ Ｓ
ｉ膜３ａの表面に均質、かつ、緻密な膜質を有する薄い
絶縁膜４が形成される（第１図Ｑ）））。
置の処理室内を１Ｔｏｒｒ程度に減圧して３５０〜４０
０℃で窒素ガスまたはアンモニアガスを導入すると、基
板１０表面でプラズマ窒化反応が進行し、ボＩＪ Ｓ
ｉ膜３ａの表面に均質、かつ、緻密な膜質を有する薄い
絶縁膜４が形成される（第１図Ｑ）））。
なおその際、Ｓ＋Ｏｚ膜２の表面における縁膜４の形成
速度は極めて遅い。
速度は極めて遅い。
次いで、例えば、９５０℃のアルゴン雰囲気中で基板１
を約１０程度度アニールしてポＩＪ Ｓ １膜３ａを低
抵抗化する。
を約１０程度度アニールしてポＩＪ Ｓ １膜３ａを低
抵抗化する。
また、熱窒化処理の場合は、例えば、１０００℃の窒素
ガス雰囲気中で２０分程度熱処理を行うか、あるいは、
８００℃のアンモニアガス雲囲気中で２０分程度熱処理
を行うと、ポＩＪ ３ ｉ膜３ａの表面に同様の絶縁膜
４が被着され、同時にポリＳｉ膜３ａが低抵抗化される
。
ガス雰囲気中で２０分程度熱処理を行うか、あるいは、
８００℃のアンモニアガス雲囲気中で２０分程度熱処理
を行うと、ポＩＪ ３ ｉ膜３ａの表面に同様の絶縁膜
４が被着され、同時にポリＳｉ膜３ａが低抵抗化される
。
上記プラズマ窒化処理または熱窒化処理によって形成さ
れた絶縁膜４の組成は、ポリＳｌ膜３ａにドープされた
不純物が、例えば、リン（Ｐ）の場合には、Ｓ ！ｘＰ
ｙＮｚ であり、また、ホウ素（Ｂ）の場合には、Ｓｉ
、Ｂ、Ｎつである。
れた絶縁膜４の組成は、ポリＳｌ膜３ａにドープされた
不純物が、例えば、リン（Ｐ）の場合には、Ｓ ！ｘＰ
ｙＮｚ であり、また、ホウ素（Ｂ）の場合には、Ｓｉ
、Ｂ、Ｎつである。
次に、再度、前記した減圧ＣＶＤ法によって、絶縁膜４
の表面にポ＋ＪＳｉ膜３ｂを形成するとともに、ポリＳ
ｉ膜３ｂ中に不純物をドープする。
の表面にポ＋ＪＳｉ膜３ｂを形成するとともに、ポリＳ
ｉ膜３ｂ中に不純物をドープする。
さらに、このポリＳｉ膜３ｂをホトレジスト／エツチン
グによって、所定の形状にパターニングした後、アニー
ルを行ってこのポリＳ１膜３ｂを低抵抗化すると、ポリ
Ｓ１膜３ａ、３ｂの間に絶縁膜４が積層された二層ポＩ
Ｊ Ｓ ｉゲート５が得られる（第１図（Ｃ））。
グによって、所定の形状にパターニングした後、アニー
ルを行ってこのポリＳ１膜３ｂを低抵抗化すると、ポリ
Ｓ１膜３ａ、３ｂの間に絶縁膜４が積層された二層ポＩ
Ｊ Ｓ ｉゲート５が得られる（第１図（Ｃ））。
以上、本実施例によれば、下記の効果を得ることができ
る。
る。
（１）、不純物がドープされたポリＳｌ膜３ａをプラズ
マ窒化処理または熱窒化処理することにより、ポＩＪ
Ｓ ｉ膜３ａの表面に均質、かつ、緻密な膜質を有し、
耐圧性などの電気特性ならびに機械的強度に優れた絶縁
膜４を形成することができる。
マ窒化処理または熱窒化処理することにより、ポＩＪ
Ｓ ｉ膜３ａの表面に均質、かつ、緻密な膜質を有し、
耐圧性などの電気特性ならびに機械的強度に優れた絶縁
膜４を形成することができる。
（２）、不純物のドープを同時に行う減圧ＣＶＤ法と、
プラズマ窒化処理または熱窒化処理とを組み合わせるこ
とにより、従来よりも少ない工程で二層ポリＳ１ゲート
５を形成することができる。
プラズマ窒化処理または熱窒化処理とを組み合わせるこ
とにより、従来よりも少ない工程で二層ポリＳ１ゲート
５を形成することができる。
（３）、絶縁膜４の誘電率が８１０２膜のそれよりも高
いため、膜厚の制御が容易になる。
いため、膜厚の制御が容易になる。
（４）、上記（１）〜（３）により、ゲートプロセスの
歩留りおよびスループ歩トが向上し、信頼性の高いＭＯ
８形半導体装置が得られる。
歩留りおよびスループ歩トが向上し、信頼性の高いＭＯ
８形半導体装置が得られる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
実施例では、ゲート絶縁膜に適用した場合について説明
したが、例えば、ポＩＪ Ｓ ｉからなる配線の表面に
本発明による絶縁膜を形成することにより、ポＩＪ Ｓ
ｉ配線の機械的強度が向上し、かつ、ポＩＪ Ｓ ｉ
配線中の不純物の拡散が防止されるため、配線の断線防
止ならびに電気特性の変動防止を図ることができる。
したが、例えば、ポＩＪ Ｓ ｉからなる配線の表面に
本発明による絶縁膜を形成することにより、ポＩＪ Ｓ
ｉ配線の機械的強度が向上し、かつ、ポＩＪ Ｓ ｉ
配線中の不純物の拡散が防止されるため、配線の断線防
止ならびに電気特性の変動防止を図ることができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、半導体ウェハの表面に多結晶シリコン膜を被
着形成するとともに、この多結晶シリコン膜中に不純物
をドープし、次いで、プラズマ窒化処理または熱窒化処
理を行うことにより、ポリＳｉ膜の表面に耐圧性などの
電気特性ならびに機械的強度に優れ、しかも誘電率の高
い絶縁膜を形成することができる。
着形成するとともに、この多結晶シリコン膜中に不純物
をドープし、次いで、プラズマ窒化処理または熱窒化処
理を行うことにより、ポリＳｉ膜の表面に耐圧性などの
電気特性ならびに機械的強度に優れ、しかも誘電率の高
い絶縁膜を形成することができる。
第１図（ａ）〜（Ｃ）は本発明の一実施例である半導体
装置の製造方法を示す半導体ウェハの要部断面図である
。 １・・・基板（半導体ウェハ）、２・・・５１０２膜、
３ａ、３ｂ・・・ポリＳｉ（多結晶シリコン）膜、４・
・・絶縁膜、５・・・二層ポリＳｌゲート。 （ａ） １−・・基板（半導体ウェハ） ５ａ、 ３ｂ・・・ポリＳ１（多結晶シリコン）膜４・
・絶縁膜 （ｂ） （Ｃ） 第１図
装置の製造方法を示す半導体ウェハの要部断面図である
。 １・・・基板（半導体ウェハ）、２・・・５１０２膜、
３ａ、３ｂ・・・ポリＳｉ（多結晶シリコン）膜、４・
・・絶縁膜、５・・・二層ポリＳｌゲート。 （ａ） １−・・基板（半導体ウェハ） ５ａ、 ３ｂ・・・ポリＳ１（多結晶シリコン）膜４・
・絶縁膜 （ｂ） （Ｃ） 第１図
Claims (1)
- 【特許請求の範囲】 １、半導体ウェハの表面に多結晶シリコン膜を被着形成
するとともに、前記多結晶シリコン膜中に不純物をドー
プし、次いで、プラズマ窒化処理または熱窒化処理によ
って、前記多結晶シリコン膜の表面に絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 ２、ＣＶＤ装置内で多結晶シリコン膜の形成と前記多結
晶シリコン膜中への不純物のドープを同時に行うことを
特徴とする請求項１記載の半導体装置の製造方法。 ３、前記多結晶シリコン膜がＭＯＳ形半導体装置のゲー
ト用多結晶シリコン膜であることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1443288A JPH01191449A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1443288A JPH01191449A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191449A true JPH01191449A (ja) | 1989-08-01 |
Family
ID=11860861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1443288A Pending JPH01191449A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567638A (en) * | 1995-06-14 | 1996-10-22 | National Science Council | Method for suppressing boron penetration in PMOS with nitridized polysilicon gate |
-
1988
- 1988-01-27 JP JP1443288A patent/JPH01191449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567638A (en) * | 1995-06-14 | 1996-10-22 | National Science Council | Method for suppressing boron penetration in PMOS with nitridized polysilicon gate |
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