JPH0119182B2 - - Google Patents

Description

請求の範囲 １ デイジタルデータ処理システムであつて、 前記システムにおけるデータ処理動作を制御す
る際に用いられるための命令データを有する選択
的にアドレス指定可能な複数個のRAMと、 前記RAMへのアドレス指定手段と、 複数個のマルチビツト記憶装置からなる、各
RAMに対するRAM入出力レジスタとを備え、 各RAMは読出信号に応答して、前記アドレス
指定手段によつて選択されたRAM記憶場所から
命令データをそのそれぞれの対応のRAM入出力
レジスタへ読出すようにされており、 各RAMはまた書込信号に応答して、そのそれ
ぞれの対応のRAM入出力レジスタに保持されて
いる命令データを前記アドレス指定手段によつて
選択されたRAM記憶場所へ書込むようにされて
おり、 各入出力レジスタの記憶装置に対する接続を選
択的に再配置して選択可能なストリング装置を形
成する制御可能なゲート手段と、 モニタおよびロード手段を備え、 前記モニタおよびロード手段は前記アドレス指
定手段へ選択的にアドレスを与えかつ読出または
書込信号を選択されたRAMへ選択的に与えるた
めの手段を含んでおり、 前記モニタおよびロード手段はまた、選択され
たストリング装置の記憶装置に与えられる予め定
められた複数個のクロツク信号とともに前記ゲー
ト手段へ与えられる複数個のストリング選択信号
のうちの１個を選択的に発生して、この選択され
たストリング装置内の記憶装置から導出された選
択されたストリング出力ビツトを前記モニタおよ
びロード手段へ伝搬させかつ次にそのそれぞれ対
応の記憶装置へ復帰させるための手段を含み、 前記モニタおよびロード手段はさらに選択され
たストリング装置から与えられる記憶装置のビツ
トをモニタし、かつ選択されたRAMへ書込むこ
とを望まれる別の命令データに対応して自身へ与
えられる特定の記憶装置ビツトを選択的に変化さ
せるための手段を含み、 前記モニタおよびロード手段はさらにそのそれ
ぞれ対応のRAM入出力レジスタ記憶装置へ別の
命令データが復帰した後に選択されたRAMに書
込信号を与えるための手段を含む、デイジタルデ
ータ処理システム。

２ 前記システムは前記ゲート手段によつて形成
された特定のストリング装置に含まれる１個また
はそれ以上の付加的な記憶装置を含み、それによ
りその対応するビツトはまた、対応するストリン
グ装置が選択されたときにモニタまたは変化させ
られる、請求の範囲第１項記載のデイジタルデー
タ処理システム。

３ 前記デイジタルデータ処理システムは、各々
が前記複数個のRAMの１個を有し、そのそれぞ
れのモジユールにおけるデータ処理動作を制御す
るための複数のデータ処理モジユールを含む、請
求の範囲第１項記載のデイジタルデータ処理シス
テム。

４ 前記アドレス指定手段は複数個のマルチビツ
ト記憶装置からなる各RAMのためのアドレスレ
ジスタを備え、かつ前記ゲート手段はそのそれぞ
れの対応のRAM入出力レジスタの記憶装置と同
一のストリング装置の各アドレスレジスタの記憶
装置の接続を与える、請求の範囲第１項ないし第
３項のいずれかに記載のデイジタルデータ処理シ
ステム。

５ 前記マルチビツト記憶装置の各々は、ノーマ
ルおよびシフト動作モードを有する可変モードシ
フトレジスタ記憶装置であり、かつ前記制御可能
なゲート手段は前記モニタおよびロード手段から
の信号に応答して、選択されたストリング装置内
の複数個の可変モードシフト装置をノーマルモー
ドからシフトモードへ切換え、かつ前記モニタお
よびロード手段へ結合さるれる直列ストリング経
路を形成するようにそこへの接続を再編し、かつ
そのストリング経路に沿つて前記ストリング装置
内の可変モードシフト装置のビツトが前記クロツ
ク信号に応答してシフトされる、請求の範囲第１
項ないし第３項のいずれかに記載のデイジタルデ
ータ処理システム。

６ 各可変モードシフトレジスタ記憶装置は、ク
ロツク信号入力と、装置内に記憶されるべきビツ
トを並列に受けるための複数個の入力と、装置か
ら記憶されたビツトを並列に出力するための対応
する複数個の出力と、与えられるクロツク信号に
応答して装置を介して直列にシフトさせるための
ビツトを受けるシフト入力と、可変モードシフト
装置が前記データ処理システムに対し並列入出力
を与えるように機能するノーマルモードで可変モ
ードシフト装置を動作させるかまたはそのシフト
入力へ与えられたビツトが直列にそこを介してシ
フトされるシフトモードで動作せるかを決定する
ためのモード制御データを前記制御可能なゲート
手段から受ける少なくとも１個のモード制御入力
とを有する、請求の範囲第５項記載のデイジタル
データ処理システム。

発明の背景 この発明はデータ処理システムに対し最小の負
担でデイジタル回路およびメモリのモニタおよび
診断を与える改良された手段および方法に関する
ものである。この発明はまたRAM（ランダムア
クセスメモリ）に記憶するためプログラム制御デ
ータ（マイクロコード）をロードし、変化させお
よび／またはチエツクするための改良された手段
および方法に関する。

発明の概要 この発明の特に好ましい態様において、データ
処理システム内の内部状態は、正常なまたはモニ
タモードのいずれかにおいてオペレーテイングの
能力を有する特定の選択された記憶装置間に直列
モニタ経路または「ストリング」を与えることに
よつてアクセスできるようにされている。選択さ
れたストリング経路上で１またはそれ以上の記憶
装置の状態をモニタするのが望まれるとき、正常
なオペレーシヨンが割込まれかつ選択されたスト
リング経路に関する記憶装置がそれらのモニタモ
ードへ切換えられる。クロツキングがついで制御
されて、選択されたストリング経路上の内部記憶
装置の内部状態が選択されたストリング経路を介
して、モニタユニツトへ伝播され、かつついで選
択されたストリング経路を介して再び戻され、選
択されたストリングに関する内部記憶装置はそれ
らの初期の状態へ戻され、それに続いて正常動作
が再開される。選択されたストリング経路の１ま
たはそれ以上の内部記憶装置の状態に関してモニ
タユニツトによりエラーが検出される場合、エラ
ーの適当な表示が与えられかつまた所望すれば、
補正された状態が対応する内部記憶装置において
置換のために与えられてもよい。

容易にアクセス可能なメモリ（たとえば
RAM）内に内部状態を作るために、メモリ入力
−出力レジスタが同様に、それぞれのストリング
において順次接続される１またはそれ以上の可変
モード記憶装置を用いて設けられる。選択された
メモリ記憶状態へのアクセスが望まれるとき、モ
ニタユニツトはメモリアドレスレジスタに、選択
されたメモリ記憶状態をメモリ入力−出力レジス
タへ読出すように選ばれた選択されたアドレスを
ロードする。メモリ入力−出力レジスタを含むス
トリングは次いで、選択され、かつその状態が連
続的にモニタする目的のためモニタ装置へシフト
される。補正された値を、ストリングを介してメ
モリ入力−出力レジスタへ戻しかつ次いでこれら
の補正された値をメモリへ書込むことによつて補
正を行なうことができる。

この発明の有利な特徴は、メモリがマイクロコ
ードを記憶するために用いられるRAMである場
合、モニタするために用いられるのと同じストリ
ングもまた、RAMに現在含まれているマイクロ
コードの精度をチエツクするためのみならず、新
しいまたは変えられたマイクロコードをRAMに
ロードするためにも用いられるということであ
る。この特徴は、モジユラデータ処理システムが
その記憶されたマイクロコードがモジユールオペ
レーシヨンを制御するRAMを含む各モジユール
とともに用いられる場合に特に価値がある。

この発明の特定的な性質、ならびに他の目的、
特徴、利点およびその用途は、添付図面とともに
行なう以下の詳細な説明からより一層明らかとな
ろう。

【図面の簡単な説明】

第１図は従来のデータプロセサにおける論理回
路によつてどのようにして記憶装置が典型的に相
互接続されるかを図解する一般化されたブロツク
図である。

第２図はこの発明を組み込んでいるデータ処理
システムにおけるデイジタル記憶を与えるために
好ましく用いられる可変モードのシフトレジスタ
記憶装置のブロツク表示である。

第３図は、第２図の可変モードのシフトレジス
タ記憶装置が、モニタユニツトと協働するためス
トリングを形成するようにこの発明に従つていか
に相互接続されるかを図解するためのブロツク図
である。

第４図はこの発明に従つて用いられるモニタユ
ニツトの一例を示すブロツク図である。

第５図はこの発明がいかにしてモジユラ構成さ
れたデータプロセサとともに有利に用いられるか
を示すブロツク図である。

第６図はメモリ内の選択可能な記憶状態がいか
にして、この発明に従つてモニタしおよび／また
はマイクロ−コードロードしまたは変化するため
にアクセス可能であるかを図解するブロツク図で
ある。

詳細な説明 同一の記号および数字は図面を通じて同一のエ
レメントおよびコンポーネントを示す。

まず第１図を参照して、データプロセサ１０の
従来の形式が、データ処理オペレーシヨンを与え
る際に論理回路１２と協働する複数個の記憶装置
S₁−S_oを含んで典型的に図解される。データプロ
セサの他の従来の部分は簡略化の目的のため第１
図には示されていないが、そのような部分は従来
の態様で記憶装置S₁−S_oおよび論理回路１２と協
働して作動するものと考えられる。ここに開示す
るこの発明の好ましい実施例では、第２図に示さ
れる可変モードの、４−ビツトシフトレジスタ１
５で示されるような可変モードの多ビツトシフト
レジスタ記憶装置を用いるのが特に有利である。
そのようなシフトレジスタ１５は、たとえば、集
積回路チツプに対して商業的に入手可能なテキサ
スインスツルメンツ（Texas Instruments）
74S914を用いて実現されてもよい。

第２図に示されるように、４−ビツト可変モー
ドのシフトレジスタ１５は、入力I₁，I₂，I₃およ
びI₄と、それぞれの出力O₁，O₂，O₃およびO₄と、
レジスタを通じてシフトされるべき入力信号を受
けるための「シフト−アツプ（Shift−Up）」入
力と、シフトレジスタをすべて「０」の値へクリ
アする際に用いるためのクリア入力と、その前縁
が、たとえば、シフトレジスタオペレーシヨンを
始動させるために用いられるクロツク信号を受信
するためのクロツク入力と、シフトレジスタが作
動すべき特定モードを決定するためにモード制御
信号が印加されるモード制御入力K₁およびK₂を
含む。典型的には、入力K₁およびK₂へ印加され
るモード制御信号は次の意味を有する。すなわ
ち、K₁K₂＝00＝No Change（変化なし）；K₁K₂
＝11＝並列ロード；およびK₁K₂＝01＝シフトア
ツプ。

K₁K₂＝11＝並列ロードであるとき、入力２進
信号は、印加されたクロツクの前縁に応答してシ
フトレジスタ１５のそれぞれの入力I₁−I₄へロー
ドされることが理解されよう。そのようにロード
されるとき、そのそれぞれの２進値はそれぞれの
対応の出力O₁−O₄に現われる。したがつて、並
列ロードモード（K₁K₂＝11）において、第２図
のシフトレジスタ１５は従来の態様で、第１図に
おいて論理回路１２へ接続されるそれぞれの入力
I₁，I₂，I₃およびI₄ならびにそれぞれの対応する
出力O₁，O₂，O₃およびO₄を有する４個の独立し
たクロツク制御される記憶装置（フリツプフロツ
プまたはラツチに類似する）として機能する。変
化なし（No Change）モード（K₁K₂＝00）にお
いて、シフトレジスタ値は入力I₁−I₄へ印加され
る２進信号にかかわらず変化されないままであ
る。シフトアツプモード（K₁K₂＝01）において、
各クロツクに応答して直列シフトが上方向に生
じ、すなわち、シフトアツプ入力からI₁へ、I₁か
らI₂へ、I₂からI₃へ、かつI₃からI₄へシフトし、か
つ応じて、O₁からO₂へ、O₂からO₃へかつO₃から
O₄へシフトする。並列ロードおよび変化なしモ
ードは正常なデータ処理オペレーシヨンの間に用
いられ、他方、シフトアツプモードはあとでさら
に詳細に説明されるようにモニタオペレーシヨン
の間に用いられる。

第３図は第２図に示されるような可変モードの
シフトレジスタ記憶装置をモニタユニツト２０と
協働するため「ストリング」へ相互接続するため
のこの発明による好ましい態様を図解する。第３
図は４個の４−ビツト可変モードシフトレジスタ
装置１５ａ−１５ｄから成る１個のストリング装
置のみを図解するが、多くのそのようなストリン
グ装置は通常データプロセサに設けられかつより
多くのまたはより少ないシフトレジスタ記憶装置
が各ストリング装置に設けられてもよいというこ
とを理解されよう。

さて、第３図をより詳細に考慮すると、可変モ
ード記憶装置１５ａ−１５ｄが、ゲート回路G₁
がモニタユニツト２０によつて与えられるモニタ
能動信号M_sによつて能動化されるときにストリ
ングを形成するようにゲート回路G₁によつて相
互接続されるということが理解されよう。モニタ
能動信号M_sはまた、モード制御回路２２がシフ
トレジスタ記憶装置１５ａ−１５ｄのモード制御
入力K₁K₂へシフトアツプモード制御信号（K₁K₂
＝01）を与えるように用いられ、それによつて４
個の４−ビツトシフトレジスタ記憶装置１５ａ−
１５ｄのそれぞれの16個の状態を、モニタユニツ
ト２０によつて与えられるモニタクロツクC_nの
制御に従つて、モニタユニツト２０へ直列に送り
かつ次いで再びそれらのそれぞれのシフトレジス
タ記憶装置１５ａ−１５ｄへ戻す。モニタクロツ
クC_nはゲート回路G₂を介してシフトレジスタ装
置１５ａ−１５ｄの各々のクロツク入力へ与えら
れ、ゲート回路G₂は、モニタ制御信号M_sに応答
して、モニタクロツクC_nがストリングのシフト
レジスタ記憶装置のクロツク入力へそれを通じて
与えながら、一方において通常与えられるプロセ
サクロツクを遮断する。第３図の４個のシフトレ
ジスタ装置１５ａ−１５ｄは16ビツトストリング
を形成するので、合計16個のモニタクロツクC_n
は４個のシフトレジスタ装置１５ａ−１５ｄの16
個の状態を診断および／または補正の目的でモニ
タユニツト２０へ送りかつ次いで、シフトレジス
タ装置がそれらの元の状態または補正された状態
へ戻るように再び戻されることが要求され、その
後で正常な動作が再開されるということが理解さ
れよう。第３図から明らかなように、ストリング
装置出力はシフトレジスタ出力O_1a，O_2a，O_3a，
O_4a，O_1b，O_2b，O_3b，O_4b，O_1c，O_2c，O_3c，O_4c，
O_1d，O_2d，O_3d，O_4d、によつて構成される16ビ
ツトを含み、ここにおいて、ａ，ｂ，ｃおよびｄ
は出力O₁，O₂，O₃，O₄が対応するシフトレジス
タ１５ａ，１５ｂ，１５ｃ，１５ｄのそれぞれの
ものを示す。

さて、用いられるモニタユニツト２０の一形式
を示す第４図を参照する。第４図に示されるよう
に、モニタ装置２０のオペレーシヨンは、デコー
ダ３０へ与えられるモニタ命令によつて始動さ
れ、デコーダ３０はそこからストリングアドレス
S_Aおよび比較データアドレスCD_Aを抽出し、これ
らはそれぞれアドレスレジスタ３２および３４へ
供給される。

第４図のアドレスレジスタ３２へ与えられるス
トリングアドレスS_Aは、第３図に関連して先に
説明したように、ストリングセレクタメモリ３５
から、モニタ能動信号M_s-1−M_s-oの特定の信号
を選択して、選択されたストリング装置のゲート
回路G₁およびG₂を能動化し、選択されたストリ
ング装置を形成するシフトレジスタ記憶装置のシ
フトレジスタ状態をモニタユニツト２０へ送りか
つ再び戻される。

デコーダ３０はまたカウント信号Ｊをモニタク
ロツク発生器３６へ与えて、選択されたストリン
グ装置におけるビツトの数によつて決定される予
め定められた多数のモニタクロツクを発生させ
る。

さらに第４図を参照して、アドレスレジスタ３
４へ与えられた比較データアドレスCD_Aは比較デ
ータメモリ３８から、選択されたストリング装置
のシフトレジスタ記憶装置の状態に対応する値を
有する特定の比較データワードCDを選択し、そ
の選択された比較データワードは従来の形式のも
のであつてもよいシフトレジスタ記憶装置４２へ
与えられる。４個の４ビツトシフトレジスタ記憶
装置はモニタされるべき合計16個のビツトを与え
るので、対応する比較データワードは同様に16ビ
ツトを有し、かつシフトレジスタ記憶装置４２は
したがつて少なくとも16ビツトを記憶するように
されている。選択されたストリング装置の出力ビ
ツト（第３図に示されるように与えられる）は直
列にシフトレジスタ記憶装置４４へロードされ、
この装置４４はまた従来のものであつてもよく、
かつ同様に、モニタクロツクC_nの制御に従つて
選択されたストリング装置内のシフトレジスタ記
憶装置によつてそこへ送られる16個のビツトを収
納するようにされている。

シフトレジスタ装置４２および４４のロードの
タイミングは、選択されたストリング装置からの
16ビツトおよび対応するデータワードがそれぞれ
シフトレジスタ記憶装置４２および４４へ同時に
ストアされるように選ばれており、そのときに、
それらはコンパレータ４８によつて比較され、か
つその比較の結果は表示装置５０または他の適当
な装置によつて表示される。その間に、選択され
たストリングからの16個のビツトはモニタクロツ
クC_nの制御にしたがつてシフトされ続け、かつ
合計16個のクロツクの後、第３図のそれぞれのシ
フトレジスタ装置１５ａ−１５ｄへゲート回路５
５を介して戻される。コンパレータ４８は１また
はそれ以上の選択されたストリングのビツトと対
応する比較データワードとの間のエラーを検出し
た場合、適当な信号をゲート回路５５へ与え、こ
のゲート回路５５によつて、シフトレジスタ記憶
装置４２内の比較データワードのビツト（または
任意の所望の数のビツト）がシフトレジスタ記憶
装置４４内のデータに代わつて選択されたストリ
ング装置のシフトレジスタ記憶装置へシフトされ
る。

第５図に一般的に示される態様でデータプロセ
サを構成することによつて上述したモニタアプロ
ーチから特定的な利点が作られる。示したよう
に、データプロセサは複数個の別々に作動するモ
ジユールM₁−M_Nとして実現されることができ、
その各々はRAMを含み、その記憶されたマイク
ロコードはモジユールオペレーシヨンを制御す
る。簡略化のため、非モニタデータ処理目的のた
めモジユール間に設けられかつ各モジユールとそ
のそれぞれのRAMとの間に設けられる種々の相
互接続は、それらがこの発明にとつて関係がない
ので示されていない。この発明の目的のために
は、第５図に示したように、モジユールM₁−M_N
の各々に、第２図および第３図に示した形式のシ
フトレジスタ記憶装置の１またはそれ以上のスト
リングのそれ自体の組およびマイクロコードを記
憶するRAMが設けられるということを理解すれ
ば十分である。そのような各ストリングはモジユ
ール番号を示す第１のサブスクリプトと、そのモ
ジユールの特定のストリングを示す第２のサブス
クリプトを有する大文字「Ｓ」によつて第５図に
示される。たとえば、S₁₂はモジユールM₁の第２
のストリングを示す。第５図に示されるようなス
トリングの構成はゲート回路５８によつて、各モ
ジユールにおける記憶装置が別々にかつ個別的に
モニタされ、補正されかつ／または診断されるの
を許容するということを理解されよう。

少なくとも１個のモニタストリングを備えた１
またはそれ以上の第５図のモジユールを与えるの
がさらに有利であり、これらは第５図において、
対応するモジユールを示すサブスクリプトを有す
る大文字「Ｔ」によつて示されている。これらの
モニタストリング経路は、各々が構成されるシフ
トレジスタ記憶装置がデータ処理オペレーシヨン
においてそれら自体含まれなく、むしろそれらの
それぞれのモジユール内でモニタの目的のために
用いられるような態様で設けられる。したがつ
て、これによつて、各モジユールは正常なデータ
処理オペレーシヨンが行なわれている間、それぞ
れのモニタストリング経路を介して個別的にモニ
タされることができる。

メモリ（たとえば、第５図のモジユールの
RAM）内の選択可能な記憶状態もまたモニタの
目的のためにアクセスできるようにされる態様を
第６図を参照して考察する。第６図は、たとえ
ば、２個の可変モードシフトレジスタ記憶装置１
５−１および１５−２から成る入力−出力レジス
タ６３を有するメモリ６０を示しており、その
各々は好ましくは第２図に示される形式のもので
ある。第６図にも示されるように、メモリアドレ
スレジスタ６５はまた２個のそのような可変モー
ドのシフトレジスタ記憶装置１５−３および１５
−４を用いて設けられており、それらのシフトレ
ジスタ記憶装置１５−３および１５−４は、見ら
れるように、第３図に示されると同じ態様でスト
リング装置を形成するように装置１５−１および
１５−２に接続される。第５図に示されるモジユ
ールの各々のRAMは好ましくは第６図に示され
る態様で構成されるということが理解されよう。

典型的なオペレーシヨンの一例が、選択された
モジユール内でRAMの選択されたメモリ状態の
モニタ、ロードおよび／またはチエツクがこの発
明に従つていかに典型的に設けられるかを示すた
めに、第６図を参照して提示される。モニタユニ
ツト２０はまずメモリモニタ制御信号M_nを選択
されたモジユールのモード制御回路７２へ与え、
その回路７２は、それに応答して、並列ロードモ
ードを表わすK₁K₂＝11出力信号を与える。並列
ロードを表わすこれらのK₁K₂＝11信号は、選択
されたモジユールのRAM入力−出力レジスタ６
３を形成する可変モードシフトレジスタ記憶装置
１５−１および１５−２のK₁K₂入力へ与えられ、
かつまた選択されたモジユールにRAMアドレス
レジスタ６５を形成する可変モードシフトレジス
タ装置１５−３および１５−４へ与えられる。モ
ニタユニツト２０は、次いで、RAMアドレスレ
ジスタ６５へ並列にロードされるRAMアドレス
を与える。このRAMアドレスはアクセスされる
のが望まれる選択されたRAM状態に対応する。
モニタユニツト２０は、次いで、メモリ読出信号
M_rを与え、この信号によつて、メモリ６０はそ
のようにして選択されたメモリ状態を読出し、そ
のメモリ状態は入力−出力レジスタ６２へ並列に
ロードされる。モニタまたはチエツクオペレーシ
ヨンが行なわれる場合、モニタユニツト２０は次
に、可変モードシフトレジスタ記憶装置１５−
１，１５−２，１５−３および１５−４を含む選
択されたモジユールにおいてストリング装置を選
択し、かつここで前述したと同じ態様でそのシフ
トモードオペレーシヨン（すなわち、K₁K₂＝01）
を与え、それによつて入力−出力レジスタ６３へ
読込まれていた選択されたRAM状態は、ここで
前述したようにモニタユニツトへ送られかつまた
戻される。補正がモニタユニツトによつて与えら
れるべきであれば、そのとき、可変モードシフト
レジスタ装置１５−１，１５−２，１５−３、お
よび１５−４へそれぞれのビツトを戻した後、モ
ニタユニツト２０はメモリ書込信号M_wを与へ、
この信号によつて、メモリ入力−出力レジスタ６
３へ戻された補正されたメモリ状態が、最初にア
ドレスレジスタ６５へロードされた、もとのアド
レス指定されたメモリ６０の記憶場所へ書込まれ
る。

第４図に示されたモニタユニツトの典型的な実
施例を参照して、第６図の例示的な実施例に用い
るためのモニタユニツトによつて与えられるメモ
リアドレスおよび制御信号M_o，M_rおよびM_wは、
説明したメモリモニタオペレーシヨンを与える目
的でそのような信号を含むように特定的に設けら
れるモニタ命令のデコードの結果として第４図に
おいてデコーダ３０から得られるということが理
解されよう。また、第４図を参照して、そのよう
なモニタ命令に応答して、デコーダ３０によつて
モニタクロツク発生器３６が、前述したシフトの
目的のためにクロツクパルスを与えるのみなら
ず、第６図におけるメモリアドレス６５および入
力−出力レジスタ６３へロードするのに用いるた
めの適当なクロツク信号を与えるということもま
た理解されよう。

RAMの選択された記憶場所へのロードオペレ
ーシヨンが行なわれるべきであれば、そのオペレ
ーシヨンは補正の場合において、RAMの選択さ
れた記憶場所へ書込まれた新しい状態がその
RAM記憶場所にロードされるように望まれる新
しいマイクロコードを構成するということを除い
て上述したものと同様である。第４図を参照し
て、このRAMのロードオペレーシヨンのため
に、ロード命令がデコーダ３０へ与えられ、この
デコーダ３０によつてアドレスレジスタ３４は、
モニタまたはチエツクオペレーシヨンにおけるよ
うな比較データよりもむしろ、ロードされるべき
所望の新しいマイクロコードデータをメモリ３８
からシフトレジスタ４２へと読込むということが
理解されよう。このようなロードオペレーシヨン
のために、コンパレータ４８は、都合よく、選択
されたRAM記憶場所へ書込むためRAM入力−
出力レジスタへ新しいマイクロ−コードデータ
（現存するマイクロ−コードと異なるとき）を復
帰（ゲート回路５５および選択されたストリング
を介して）させる働きをするということも理解さ
れよう。

ここにおける説明は主としてこの発明の特定の
実施例および例に関するものであるが、この発明
はその真の範囲から逸脱することなく広範囲な可
能な修正および変形を受けるということを理解す
べきである。したがつて、この発明は添付の請求
の範囲によつて規定されるこの発明の広い範囲内
にあるすべての可能な修正、変形および代替の実
現を包括するものとして考慮されるべきである。