JPH04106793A - メモリインタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性メモリを備えた情報処理装置におい
て、メモリ読み出し、書き込みを行うインタフェース回
路に関するものである。

〔従来の技術〕

第４図は従来例のブロック図、第３図はメモリ動作時の
タイミングチャート図を示す。

第３図はメモリ制御コマンド、データが４ビット並列型
の動作を示すが、メモリ制御コマンド、データがシリア
ル型の構成をした型式、制御コマンドの一部が削除され
ている型式もある。

第４図において、４１はマイクロプロセッサ、４２はマ
イクロプロセッサとメモリを接続するインタフェース装
置、４６はメモリである。

第３図において、■はメモリチップセレクト、０はメモ
リクロック信号（以下、メモリＣＬＫと云う）であり、
０〜■は４ビット並列のデータであってメモリ制御信号
、メモリアドレス、メモリデータ等である。

次に動作について説明する。メモリの読み比し書き込み
をするときはマイクロプロセッサ４１がらバス、インタ
フェース装置４２を介してメモリ４６をアクセスする事
によりメモリからデータの読み出し、書き込みができる
。

メモリからデータを読み出し／書き込みする時のメモリ
４６のアクセス動作としては、読み出し／書き込みコマ
ンド、下位アドレス、上位アドレス、リセットコマンド
を順次メモリに送る。これらはメモリＣＬＫ（Ｚ）の立
ち下がりでメモリに書き込まれる。次にメモ１．ＩｃＬ
Ｋ（２）の立ち上がりに同期してデータが４クロックパ
ルス分、つまり１６ビツト読み出し、書き込みが行われ
る。最後にリセットコマンドをメモリに送り、１サイク
ルが終了する。メモリへの書き込みは、第３図における
最後のリセットコマンドの後、メモリの内部で旧データ
の消去、新データの書き込みが行われる。

〔発明が解決しようとする課題〕

しかるに、メモリとして例えばＥ２ＦＲＯＭ等の不揮発
性のものを用いる場合、一般に不揮発性メモリは通常の
ＲＡＭに比して、読み出し、書き込みに多くの時間を要
するので、従来例の構成によると、第３図のメモリが動
作可能であるメモリＣＬＫ■のパルス幅が４０μｓ程度
とすれば、メモリの読み出し時間は３６０μＳ程度、メ
モリの書き込み時間（でついても同等の時間が必要とな
る。

本発明は、メモリの読み出し、書き込み時間を短縮する
ことを目的とする。

〔課題を解決するための手段〕

前記の課題を解決するため、本発明においては、マイク
ロプロセッサとメモリの間に配置するメモリインタフェ
ース回路内に、データの書き込みレジスタと読み出しレ
ジスタおよび各種の制御回路を設け、マイクロプロセッ
サはデータの授受をこれらのレジスタとの間で短時間に
行い、メモリインタフェース回路はマイクロプロセッサ
からの制御信号に応じて、比較的時間のかがるメモリへ
のデータの書き込み、読み出しを行なうよう機能を分担
することにより、マイクロプロセッサの負担を減らして
システム全体の高速化を計る。

第２図の原理図に示すように、低速クロックパルスＣＫ
１に基づき低速アドレス生成手段２１により低速アドレ
ス信号を生成する。低速アドレス信号をデコーダ２２で
デコードしてレジスタセレクトを生成する。レジスタセ
レクトは書き込みデータ記憶手段２８を選択し、ＣＫＩ
と読み出しパルス生成手段２３により読み出しレジスタ
ストローブが生成されて読み出しデータ記憶手段２９に
供給される。

制御信号生成手段２６は、メモリの読み出し、書き込み
を決めるＲ／Ｗコントロール、各記憶手段を選択するア
ドレスバス　メモリ読み出し、書き込みデータを入出力
するデータバス、アクセスの実行をするイネーブルコン
トロールなどが入力されて、各制御信号を生成している
。

制御信号生成手段２６から出力されているレジスタデー
タバスは、読み出しデータ記憶手段２９、書き込みデー
タ記憶手段２８とのデータの入出力をする。メモリのア
ドレスは、アドレス制御入力バスからメモリアドレス記
憶手段２５にメモリアドレスストローブにより記憶され
る。メモリ制御信号７１ま、メモリの読み出し、書き込
み、リセットの信号で選択手段２７に入力される。スタ
ートイネーブルは低速アドレス生成手段２１の動作を開
始させる信号である。メモリチップセレクトはメモリ２
４に入力されメモリを動作可能状態にする。

メモリＣＬＫはメモリ動作用クロック信号で、メモリ２
４に供給される。メモリ２４のメモリデータバスは、選
択手段２７、読み出しデータ記憶手段２９、書き込みデ
ータ記憶手段２８に接続され、書き込み時はまず書き込
みレジスタストローブによりレジスタデータバス上のデ
ータが書き込みデータ記憶手段２８に記憶される。読み
出し時は、読み比しレジスタイネーブルにより読み比し
データ記憶手段２９からレジスタデータバスにデータが
出力される。

〔作用〕

メモリ読み出し、書き込みは制御信号生成手段２６を介
してメモリにアクセスする。アドレスバスはメモリアド
レス記憶手段の下位、上位アドレス、低速アドレス生成
手段の動作開始、書き込み、読み出しデータ記憶手段の
設定をする。データノ；スはメモリの下位、上位アドレ
ス、書き込みデータを入力し、読みめし時は読み出しデ
ータが出力される。Ｒ／Ｗコントロールは「１」で読み
呂し「０」で書き込みをする。イネーブルコントロール
は通常は「０」状態で読み呂し時は「１」の期間、書き
込み時は「ｌ」から「０」になる立ち下がりでアクセス
をする。

メモリの読み出し動作においては、アドレスノ（スにメ
モリアドレス記憶手段２５のアドレス１を設定し、デー
タバスにメモリアドレスを設定して、Ｒ／Ｗコントロー
ルを「０」に、イネーブルコントロールを「０」から１
１」にして再び「０」にする事により、イネーブルコン
トロールの立ち下がりで、メモリアドレスがメモリアド
レスストローブによりメモリアドレス記憶手段５に記憶
される。次に、低速アドレス生成手段２１を指定するア
ドレス０をアドレスバスに設定して、同様に制御信号生
成手段２６に入力する事により、低速アドレス生成手段
２１はスタートイネーブルにより動作状態になり、メモ
リチップセレクト、メモリＣＬＫは第３図のタイミング
チャートの様になる。

選択手段２７は、低速アドレス信号バスの状態によりＣ
ＫＩの立ち上がりに同期してメモリ読み比しコマンド、
メモリ下位、上位アドレス、リセットを出力し、メモ！
ＪＣＬＫの立ち上がりに同期してデータがメモリより出
力され、読み出しレジスタストローブにより読み出しデ
ータ記憶手段２９に記憶される。データバスにメモリデ
ータを読み呂したい時は、アドレスバスに読み出し記憶
手段２９のアドレスを設定して、イネーブルコントロー
ルをｌ’−ＩＪＫする事により読み出す事ができる。

次に、メモリにデータを書き込む時は、読み出しと同様
に、メモリアドレスをメモリアドレス記憶手段２５に記
憶して、書き込みデータ記憶手段２８のアドレスをアド
レスバスに設定し、メモリ書き込みデータをデータバス
に設定して、　Ｒ／Ｗコントロールを「０」にしてイネ
ーブルコントロールをｒＯＪか゛ら「１」にして再びｒ
ＯＪにする事により、イネーブルコントロールの立ち下
がりで、メモリデータが書き込みレジスタストローブに
より書き込みデータ記憶手段２８に記憶される。

そしてアドレスをＯに、Ｒ／ＷコントロールなｒＯＪに
して、イネーブルコントロールの立ち下がりで、低速ア
ドレス生成手段２１がスタートイネーブルにより動作状
態になり、メモリＣＬＫ、メモリチップセレクトも読み
出しと同様に＠３図のタイミングチャートの様になり、
書き込み動作が開始される。書き込み動作は、メモリ書
き込み、メモリ下位、上位、リセットコマンドが選択手
段２７より出力されると、次のＣＫＩの立ち上がりから
デコーダよりレジスタセレクトが選択されて、書き込み
データが書き込みデータ記憶手段２８よりメモリデータ
バスに出力されメモリに入力されて、メモリＣＬＫの立
ち下がりでメモリに書き込まれる。

即ち、読み出しの時はメモリアドレスデータを、書き込
み時はメモリアドレスデータ、メモリ書き込みデータを
高速で送ってメモリ読み出し、書き込みを開始すること
で、時間の短縮が可能になり、システムの処理速度の向
上が図られる。

〔実施例〕

次に、本発明の１実施例について図面を参照して説明す
る。

第１図は実施例の構成を示すブロック図である。

カウンタ１は低速アドレス生成手段２１の構成部分、セ
レクタ７は選択手段２７の構成部分、オア３．４は読み
呂しパルス生成手段２３の構成部分、アドレスレジスタ
６はメモリアドレス記憶手段２５の構成部分、書き込み
レジスタ１（９）・・・４　（１０）は書き込みデータ
記憶手段２８の構成部分、読み出しレジスタ１（１１）
−・・４　（１２）は読み出しデータ記憶手段２９の構
成部分、制御回路８は制御信号生成手段２６の構成部分
である。ＣＬＫｌはメモリが動作可能な低速クロック信
号を入力する。メモリの読み出し、書き込み動作は制御
回路８に入力される信号線を介してアクセスする。

まず、制御回路８の信号線の説明をする。アドレスバス
はアドレスレジスタの下位、上位アドレス、カウンタの
動作開始設定、書き込みレジスタ１から４、読み出しレ
ジスタ１から４の設定をする。読み出し、書き込みレジ
スタは各４個あるが、それらのアドレスはそれぞれ３か
ら６であるとする。データバスはメモリの下位、上位ア
ドレス、書き込みデータを入力し、読み出しの時はメモ
リの読み出しデータが出力される。Ｒ／Ｗコントロール
は「１」の時はメモリデータの読み出し、「０」の時は
メモリデータの書き込み、カウンタの動作開始、メモリ
アドレス下位、上位の書き込みをする。イネーブルコン
トロールは読み出し、書き込みの開始の制御をする信号
線であり、読み比し動作の時は通常「０」の状態から「
１」に変化し「１」の間はデータバスにデータが出力さ
れる。ｒＯＪになるとデータは出力されない状態になる
。書き込み時は通常「０」から「１」になり再び「０」
になる立ち下がりでデータバス上のデータ、アドレスを
書き込む、またカウンタの動作開始もデータの書き込み
と同様に立ち下がりで設定されろ。

次に、この様な構成を有する本実施例の動作を説明する
。メモリのデータ読み出し時は、先ずメモリ下位アドレ
ス設定する。これはアドレスを１（アドレスレジスタ６
を指定）、メモリアドレスをデータバスに設定、Ｒ／Ｗ
コントロールを「０」にしてイネーブルコントロールを
ｒＯＪから「１」にして再び「０」にする事により、制
御回路８からアドレス制御入力バスを介して、アドレス
レジスタ６にメモリアドレスストローブ下により記憶さ
れろ。また上位アドレスも同様に設定する。次に、メモ
リデータの読み出しはアドレスをＯ（カウンタ１を指定
）、Ｒ／Ｗコントロールを「０」にしてイネーブルコン
トロールをｒＯＪからｒｌＪにして再びｒＯＪにする事
により、制御回路８からスタートイネーブルを介してカ
ウンタ１が動作状態となり、カウントアツプ動作を開始
して低速ンドレス信号を生成する。この時セレクタ７は
低速アドレス信号を基にしてセレクトされ、順次メモリ
の読み出しモード、アドレス下位、上位、リセットが第
３図のタイミングチャートの様にメモリに書き込まれる
。この時メモリに入力さｒ〜いるメモリチップセレクト
、メモリＣＬＫは制御回路８により同様に第３図の様に
なり、データ読み出しになるとデコーダのレジスタセレ
クト１から４が選択されてオア回路６．４によってＣＫ
Ｉに同期して読み出しレジスタストローブ１から４によ
り読み出しレジスタ１　（１１）　　から４（１２）に
読み比しデータ記憶される。

そして実際に読み出すときは読み出したいレジスタの番
号１から４に対応するアドレス３から６を設定してＲ／
Ｗコントロールを「１」にしてイネーブルコントロール
をｒＯＪかも「１」にする事によりデータバスにデータ
が出力される。この動作はアドレスを変えるだけで順次
データを読み出す事ができる。

次にメモリ書き込み動作は、先ずメモリ下位アドレスを
設定する。これはアドレスを１、メモリアドレスをデー
タバスに設定、Ｒ／Ｗコントロールを「０」にしてイネ
ーブルコントロールを「０」からｒｌＪにして再びｒＯ
Ｊにする事により、制御回路８よりアドレス制御入力バ
スを介してアドレスレジスタ６にメモリアドレスストロ
ーブ下により記憶される。また上位アドレスも同様に設
定する。

また、書き込みレジスタ１に記憶するメモリデータｌは
アドレスを３にしてデータバスに書き込みデータを設定
して、Ｒ／ＷコントロールをｒＯＪにしてイネーブルコ
ントロールをｒＯＪから「１」にして再び「０」にする
事により制御回路８より書き込みレジスタストローブ１
を介して書き込みレジスタ１（９）にデータバスに設定
されたデータがレジスタデータバスを介して記憶される
。

同様にして書き込みデータ２．３．４は書き込みデータ
ｌの手法で順次、書き込みレジスタ２．３．４　（１０
）　　に書かれる。この一連の動作が終わればアドレス
をＯにしてＲ／ＷコントロールをｒＯＪにし、イネーブ
ルコントロールをｒＯＪがら「１」にして再び「０」に
する事により、制御回路８よりスタートイネーブルを介
してカウンタ１が動作状態になり、低速アドレス信号バ
スによりセレクタ７の入力が選択されて、書き込みコマ
ンド、アドレス下位、上位、リセットと順次メモリ５に
出力されて、この時メモリ５に入力されているメモリチ
ップセレクト、メモリＣＬＫは第３図の様になりメモリ
は動作状態となる。低速アドレス信号によりデコーダ２
が選択されて、レジスタセレクトの１から４によりメモ
リデータがメモリデータバスに出力されて、メモリに順
次書き込まれる。

〔発明の効果〕

本発明のメモリインターフェース回路によれば、メモリ
読み出し時は表メモリアドレスを書き込んでアクセスを
開始すれば外部回路の待ち時間が少なく、外部回路がメ
モリアドレスのデータを読み出したい時に何時でも、レ
ジスタのアドレスを設定して読み出しモードにする事に
より読み出しレジスタに読み出されたデータを読み比す
事ができる。

そして、書き込みの際は、メモリの書き込みアドレスを
書き込み、順次メモリデータを書き込みレジスタに書き
、アクセスを開始すれば、後はメモリインタフェース回
路の処理によりメモリデータの書き込みが可能となり高
速書き込みができる。

また、メモリのモード設定を回路に持っているため、ソ
フトの負担も軽減される。

【図面の簡単な説明】

第１図は本発明の実施例の構成図、第２図は本発明の原
理図、第３図はメモリの動作タイミングチャート、第４
図は従来例のブロック図である。 ５・・・・・・メモリ、 ６・・・・・・アドレスレジスタ、 ７・・・・・・セレクタ、 ８・・・・・・制御回路、 ９・・・・・・書き込みレジスタ１． １０・・・・・・書き込みレジスタ４．１１・・・・・
・読み出しレジスタ１１１２・・・・・・読み出しレジ
スタ４゜θ　θＯ■　Ｏ■

Claims (1)

1. 【特許請求の範囲】 　不揮発性メモリ（以下、メモリという）を備えた情報
   処理装置において、 メモリが動作可能である低速クロック信号に基づき低速
   アドレス信号を生成する低速アドレス生成手段と、 前記低速アドレス信号に基づき選択信号を生成するデコ
   ーダと、 データの読み出し、書き込みを行なうメモリアドレスを
   記憶するメモリアドレス記憶手段と、前記低速アドレス
   信号に応じてメモリアドレス記憶手段の出力信号、メモ
   リの読み出し、書き込み制御信号を選択する選択手段と
   、 少なくとも１個のレジスタよりなり、メモリから読み出
   したデータを記憶する読み出しデータ記憶手段と、 少なくとも１個のレジスタよりなり、メモリに書き込み
   データを記憶する書き込みデータ記憶手段とを設け、 メモリからのデータ読み出し時は、前記メモリアドレス
   記憶手段にメモリアドレスを記憶して、前記選択手段の
   出力信号と、前記低速クロック信号に基づいて生成した
   メモリクロック信号により、前記メモリアドレスに対応
   するメモリからデータを読み出して、前記デコーダの選
   択信号により選択された前記読み出しデータ記憶手段の
   レジスタに記憶し、メモリへのデータ書き込み時は、前
   記メモリアドレス記憶手段にメモリアドレスを記憶する
   とともに前記書き込みデータ記憶手段に書き込みデータ
   を記憶して、前記デコーダの選択信号により選択された
   前記書き込みデータ記憶手段のレジスタに記憶してある
   データを、前記選択手段の出力信号と前記メモリクロッ
   ク信号により、前記メモリアドレスに対応するメモリに
   書き込むごとく構成したメモリインタフェース回路。