JPH0119185B2 - - Google Patents

Description

請求の範囲 １ アドレスおよびデータビツトを送りかつ前記
アドレスからなるビツトの合計数より少ない数の
ラインの合計を有する可逆マルチラインバス２１
４と、 出力ライン（ISA−２１５）と、 入力ライン（ISB−２１６）と、 前記バス２１４に接続され、第１サイクル（サ
イクル１）の間、前記アドレスの第１群のビツト
（アドレスビツト０−７）を前記バスラインの第
１群（ACD7−０）のビツトに置き、データ転送
の方向および転送すべきデータの量を定める制御
仕様（制御ビツト０−７）を前記バスラインの第
２群（ACD15−８）のビツトに置くように動作
する手段２４０，２４６と、 前記バス２１４に接続され、前記第１サイクル
に続く第２サイクル（サイクル２）の間、前記ア
ドレスの第２群のビツト（アドレスビツト８−
23）を前記第１群（ACD7−０）と前記第２群
（ACD15−８）のバスラインに置くように動作
し、前記データ転送は前記第１および第２のサイ
クルに続くサイクルの間、前記アドレスによつて
定められる場所にあるいはその場所から生じる手
段２４２と、 バスインターフエイスとを備え、 このバスインターフエイスは、 前記出力ライン（ISA−２１５）と、前記第１
群（ACD7−０）および前記第２群（ACD15−
８）のバスラインとに接続可能でありかつアドレ
スレジスタ装置２８０を含む論理装置２７０，２
７８，２８０と、 この論理装置２７０に接続されて前記データ転
送の方向を制御する第１の装置２８６，２８８，
２９３と、 前記論理装置２７０に接続されて転送されるデ
ータの量を制御する第２の装置２９６，２８０と
を備え、 前記論理装置は、第１サイクル（サイクル１）
の間、前記出力ライン（ISA−２１５）および前
記第１群のバスライン（ACD7−０）上の前記ア
ドレスの第１群のビツトに応じて動作することに
より前記アドレスレジスタ装置２８０に前記アド
レス（アドレスビツト０−７）の前記第１群のビ
ツトを登録し、 前記論理装置は、前記第１サイクル（サイクル
１）の間、前記出力ライン（ISA−２１５）およ
び前記第２群のバスライン（ACD15−８）上の
前記制御仕様に応じて動作することにより前記制
御仕様をデコードしてデコードされた制御情報を
得るようにし、 前記論理装置２７０は、前記第２サイクル（サ
イクル２）の間、前記出力ライン（ISA−２１
５）に応じて動作し、前記アドレスレジスタ装置
２８０に前記アドレスの第２群のビツト（アドレ
スビツト８−23）を登録し、 前記第１装置２８６，２８８，２９３と前記第
２装置２９６，２８０は、前記デコードされた制
御情報にしたがつて動作するようにしたことを特
徴とするタイプのマイクロプロセツサインターフ
エイス。

２ 前記論理装置に含まれ、かつ前記入力ライン
（ISB−２１６）に接続可能であり、前記制御情
報によつて定められた、デコードされた読出し動
作およびデコードされた書き込み動作の間、動作
して前記第２のサイクルに続く各サイクルに前記
入力ライン（ISB−２１６）を占有する装置をさ
らに有し、これによつて読み出し動作の間、有効
なデータが前記バス上に置かれ、書き込み動作の
間、データが受け取られていることを示すことを
特徴とする特許請求の範囲第１項記載のインター
フエイス。

３ このインターフエイスは、データが前記アド
レスでアクセスされるメモリモジユール２９７に
接続され、 さらに、このインターフエイスは、このイン−
タフエイスを前記メモリモジユールに接続するメ
モリアドレスバス３００と、前記アドレスレジス
タ装置２８０を前記メモリアドレスバスに接続し
て前記メモリモジユールに前記アドレスの前記第
１群のビツトと前記第２群のビツトを提供する手
段とを備えていることを特徴とする特許請求の範
囲第１項記載のインターフエイス。

４ 前記アドレスレジスタ装置２８０は、可負荷
カウンタを有し、この可負荷カウンタは、増加入
力３０２の付勢に応じて増分されることができ、 前記論理装置２７０は、転送されるデータの量
を特定する前記制御仕様をデコードする装置と、
前記可負荷カウンタに前記増加入力３０２を付勢
する装置とをさらに有することを特徴とする特許
請求の範囲第３項記載のインターフエイス。

５ 前記出力ライン（ISA−２１５）に接続可能
であり、前記第１サイクルに続くサイクル中に前
記出力ラインに応答してバストランザクシヨンが
進行中であることを論理装置に示す第３の装置を
さらに備え、 前記論理装置２７０は、前記入力ライン（ISB
−２１６）を付勢する第４の装置を有し、前記入
力ライン（ISB−２１６）は、読出し動作中、有
効データが前記論理装置によつて前記バス上に置
かれたことを示し、書き込み動作中、有効データ
が前記論理装置によつて前記バスから受け取られ
たことを示すために付勢されることを特徴とする
特許請求の範囲第１項記載のインターフエイス。

６ 前記可逆ラインバスで受け取られる所定パタ
ーンのビツトからなる制御仕様を登録するために
前記可逆バスに接続可能な装置２７８をさらに備
え、 前記論理装置２７０は、前記所定パターンのビ
ツトをデコードするデコード装置と、前記デコー
ド装置によつて付勢され、かつ前記所定パターン
のビツトの検出に応じて前記バス２１４への情報
転送の前記第１サイクルを開始する装置２７２と
を有することを特徴とする特許請求の範囲第５項
記載のインターフエイス。

７ さらに、メモリモジユール２９７と、 このメモリモジユール２９７および前記アドレ
スレジスタ２８０に接続されたメモリアドレスバ
ス３００と、 前記可逆バス２１４と前記メモリモジユール２
９７との間に接続されて前記可逆バスと前記メモ
リモジユールとの間のデータ転送の方向を制御す
る読出し・書き込み論理装置２８６，２８８，２
９３とを備え、 前記論理装置２７０は、前記制御仕様をデコー
ドして前記メモリモジユール２９７、前記アドレ
スレジスタ２８０および読出し・書き込み論理装
置２８６，２８８，２９３に信号２８２，２８
６，３０２を供給し、これによりアクセスの形２
８２、前記可逆バスと前記メモリモジユールとの
間のデータ転送の方向２８６、および移送される
データ３０２の長さをそれぞれ制御するようにし
たことを特徴とする特許請求の範囲第１項記載の
インターフエイス。

８ 前記アドレスレジスタ装置２８０は、可負荷
カウンタを有し、 前記論理装置２７８，２７０は、前記制御仕様
をデコードして前記カウンタを増分する信号３０
２を提供し、これにより前記メモリアドレスバス
３００上に前記メモリモジユール２９７への連続
アドレスを提供し、連続バイトのデータに対応す
る前記アドレスは、前記可逆バスと前記メモリモ
ジユールとの間で移送されることを特徴とする特
許請求の範囲第７項記載のインターフエイス。

９ 前記論理装置２７８，２７０は、前記入力ラ
イン（ISB−２１６）の付勢に応じて読出しある
いは書き込み動作のサイクルを発生する装置をさ
らに有し、 前記入力ライン（ISB−２１６）は、前記読出
し動作中あるいは書き込み動作中、有効データが
前記バス上に置かれたか、あるいは前記バスから
受け取られたか以外の状態にあることを特徴とす
る特許請求の範囲第７項記載のインターフエイ
ス。

１０ 可逆バス２１４上で、プロセサと少なくと
も１個の周辺装置との間の情報を転送する方法で
あつて、 前記情報は、アドレス語およびデータビツトを
含み、 前記バスは、前記アドレス語からなる全ビツト
数より少ない全ライン数を有し、 前記アドレス語の一部は、第１の動作サイクル
の間、前記バスに送出され、前記アドレス語の残
りの部分は、第２の動作サイクルの間、同じバス
に送出され、 転送されるデータは、ひとつあるいはそれ以上
の次に続く動作サイクルの間、同じバスに送出さ
れ、 この転送方法は、 第１の動作サイクルの間、前記バスの第１の部
分からなる第１群のライン（ACD7−０）を付勢
し、これにより前記バス上に前記アドレス語の第
１群のビツト（アドレスビツト０−７）を置き、 前記第１の動作サイクルの間、前記バスの第２
の部分からなる第２群のライン（ACD15−８）
を付勢し、これにより前記バス上に制御仕様のビ
ツト数（制御ビツト０−７）を置き、 前記第１動作サイクルに続いて前記プロセツサ
から前記周辺装置への第１の単一ライン（ISA−
２１５）を付勢して前記周辺装置にバストランザ
クシヨンが進行中であることを示し、 前記制御仕様は、動作がメモリアクセスである
かあるいは他のインプツト／アウトプツト装置の
アクセスであるかどうか、その動作が読出しであ
るかあるいは書き込みであるかどうかを前記周辺
装置に示す制御情報と、続くサイクルの間に転送
されるべき情報のバイト数とを含む ことを特徴とする情報転送方法。

１１ さらに、前記第１サイクルの前に前記バス
に所定パターンのビツトを付勢し、これにより前
記周辺装置が、前記パターンの変化を検出して前
記第１サイクルの最初を区別できるようにしたこ
とを特徴とする特許請求の範囲第１０項記載の方
法。

１２ さらに、前記制御情報によつて特定される
デコードされた読出しおよびデコードされた書き
込み動作の間、前記周辺装置から前記プロセサへ
の第２の単一ライン（ISB−２１６）を付勢し、
これによつて読出し動作の間、前記バス上に有効
データが置かれたことを示し、書き込み動作の
間、データが受け取られたことを示すようにした
ことを特徴とする特許請求の範囲第１０項記載の
方法。

１３ さらに、前記バスの第１の部分（ACD7−
０）と前記バスの第２の部分（ACD15−８）か
らなる多数のライン（ACD15−０）を付勢し、
これにより第２サイクルの間、前記バスに前記ア
ドレス語の第２群のビツト（アドレスビツト８−
23）を置き、 前記第１サイクルの間転送される前記アドレス
の前記第１群のビツト（アドレスビツト０−７）
を、前記第２サイクルの間転送される前記アドレ
スの前記第２群のビツト（アドレスビツト８−
23）と組み合わせて前記周辺装置に前記アドレス
語（アドレスビツト０−23）をアセンブルするよ
うにしたことを特徴とする前記特許請求の範囲第
１０項記載の方法。

１４ さらに、所定量だけ前記アセンブルされた
アドレス語を順次増分して３０２前記第２のサイ
クルに続く各サイクルに対応する隣接セツトのア
ドレスを提供して、前記制御仕様によつて示され
たバイト数にしたがつて転送される情報のバイト
が対応する順次アドレスと対にされるようにした
ことを特徴とする特許請求の範囲第１０項記載の
方法。

発明の分野 本発明はマイクロプロセサに関し、更に詳細に
は、マイクロプロセサチツプから及びマイクロプ
ロセサへのデータの移動を制御するマイクロプロ
セサ・インターフエイスに関する。

先行技術に関する説明 コンピユータシステムでは、従来からもシステ
ム内のモジユール間でのデイジタルデータの移動
に関心が持たれてきた。伝統的にも中央処理装置
は、たとえばデイスクフアイル、プリンタ、磁気
テープ記憶装置等の周辺入力／出力装置やメモリ
装置から独立してパツケージされている。大規模
集積化（LSI）技術の開発以前においては、装置
間のインターフエイスは、ケーブルに信号を駆動
する電子回路や装置間で、ケーブルの電気的特性
と同じくらいの高速度でデータを転送することに
関心が持たれていた。今日、幅広く使用されてい
るこのようなインターフエイスは、たとえば、
IBMシステム／360コンピユータにおいて、主プ
ロセサの入力／出力チヤネルと入力／出力装置間
で使用されている。このインターフエイスは、発
明者Beausoleil外の発明に関する1964年９月１日
出願、1967年８月15日に発行された米国特許第
3336582号、発明の名称「インターロツク通信シ
ステム」において記載されている。このＩ／Ｏイ
ンターフエイスは、システムに取りつけ可能な制
御装置のすべてに共通するデータフオーマツト及
び制御信号シーケンスの定義を供給する。インタ
ーフエイスにより転送される全信号の高低は、対
応するインターロツク応答により制御される。こ
のようなシステムにおいて、装置間で使用し得る
ラインの数には実際上の制限はなく、従つて、
個々のバスは、アドレス情報やデータ情報用に使
用される。またデータワードの幅は、データ処理
装置内で使用されるデータワードの幅と同じに作
られている。従つて、IBMシステム／360システ
ムでは、データ、Ｉ／Ｏ装置アドレス、コマン
ド、制御オーダを周辺装置へ転送するのに使用さ
れるバスアウトを表わすのに９本のラインを使用
している。さらに、別組の９本のライン、バスイ
ンは周辺装置からのデータ、選択されたＩ／Ｏ装
置の識別、ステータス情報、センスデータとを転
送するのに使用する。また、16本以上の単一入力
及び出力ラインは、バスの情報の制御用、特定の
シーケンス用、取りつけられている入力／出力装
置の走査または選択用、及びメータの使用に用い
る。34本以上の全ラインは、データの移動を制御
するのに使用する。

現在の技術では、LSIパツケージにおいて使用
し得る入力／出力ピンの数が十分ではないので、
このようなインターフエイスをマイクロプロセサ
に使用することはできない。この問題を解決する
には、マイクロプロセサは、モジユールを相互接
続するラインを実際には少ししか使用せず、しか
もこれまでと同様に複雑なデータ処理装置のデー
タ移動及び制御動作を処理できなければならな
い。これは、従来可逆情報バスを用いて、最初一
方向に情報を送り、次に他方向に情報を送つて信
号ラインの重複を避けてきた。従来のマイクロプ
ロセサにおいては、データバス上の周辺装置のア
ドレスをマルチブレツクスしかつ出力バス上のア
ドレス及びデータの出力を同期させることによ
り、必要なバスラインの数をさらに減少してい
る。さらに、データ転送制御信号をコード化して
読出し及び書込み入力／出力及びメモリ動作を簡
単化することにより、ピンの必要数を減少してい
る。システムクロツクを送るラインのほか、代表
的なマイクロプロセサのインターフエイスは、次
のようなラインを含んでいる。

２つのステータス信号ラインは、データ転送、
読出し、書込み、ハルト、またはフエツチの状態
をコード化するのに使用される。一つの制御ライ
ンは、アドレスされる装置がメモリ装置または
Ｉ／Ｏ装置かを表示するのに使用される。一つの
ラインは、外部装置により使用され、装置がアド
レス及びデータバスを必要とするというリクエス
トを送る。マイクロプロセサからの他のライン
は、上記リクエストが肯定応答されたことを外部
装置に表示する。別のラインは、周辺装置により
使用されて、割込みリクエストを発生する。単一
ラインは、マイクロプロセサにより使用されて、
アドレス情報を周辺装置にラツチする。８−ビツ
トアドレスバスと別の８ビツトデータバスは、こ
の種のインターフエイスに必要な最小ラインを完
成している。16ビツトアドレスを使用する場合、
データバスはアドレスサイクルにおいてアドレス
ワードの一部を送る。次のサイクルにおいて、こ
のバスはデータを送るのに使用される。

以上のように、上記機能を行うには23本のライ
ンを必要とする。

さらに複雑な機能をマイクロプロセサチツプに
組込む時、入力／出力機能に供するピンの数は、
さらに厳しくなる。これは、大きなマイクロプロ
セサが２つまたはそれ以上のチツプに分割される
ものでは特に当てはまる。これは、増々多くのピ
ンをインターチツプ制御チツプに割当てなければ
ならず、従つて入力／出力動作用に使えるピンが
少なくなつてしまうことを意味している。よつ
て、マイクロプロセサと周辺装置間に簡単化した
データ転送プロトコルを維持しながら、使用する
可逆情報バスラインや他のピンの数をさらに減少
することが望まれている。

発明の概要 簡単に言えば、本発明は２つの単一制御ライン
と組み合わせて単一の可逆アドレス／制御／デー
タバスを使用し、全ての複雑なアドレス制御及び
データ転送機能を実施する。これは、データ転送
動作の一連のサイクルにおいて異なる機能をこれ
らラインに割当てることにより行なう。第１サイ
クルにおいて、バスは制御データ仕様と、周辺ア
ドレスの下位ビツトを送る。制御仕様は、コード
化され、アクセスの種類（メモリ装置またはＩ／
Ｏ装置）、データ転送の方向（読出しまたは書込
み）、転送すべきデータの長さ（１バイト、２バ
イト等）及びアクセスの種類を決定するモデイフ
アイヤビツトを表示する情報を与える。インタプ
ロセサ通信（IPC）は、周辺装置からマイクロプ
ロセサへの単一制御ラインを低下することにより
この第１サイクルにおいて示される。

第２サイクルにおいて、アドレス情報の残り
は、バスに配置され、マイクロプロセサから周辺
装置への単一ラインは有効データがバスにあるこ
とを表示する。後続するサイクルは、バイトの数
すべてが転送されるまで、（一度に最高16ビツト
の）データを転送するのに使用される。これら多
くのサイクルにおいて、周辺装置からマイクロプ
ロセサへの単一ラインは、高くなり、読出しサイ
クルにおいて有効データがバスにあること、また
は書込みサイクルにおいてデータが受信されたこ
とを表示する。エラー情報は、この特定の単一ラ
インを低く保持することにより、書込みまたは読
出しサイクルの終了時に示される。

本発明は、可変長データ転送を、アドレス及び
制御仕様情報の一組の転送とともに、一つのトラ
ンザクシヨンにおいて行なうという利点を有して
いる。従来のマイクロプロセサは、メモリ（８ま
たは16ビツト）の物理的幅に密接に関連したデー
タ転送リクエストを発生していた。本発明は、複
雑なデータ転送リクエストをコンパクトな２サイ
クル制御仕様にコード化し、これにより外部ユニ
ツト（メモリ等）を指示し、情報を20バイトまで
転送する。

本発明の他の利点は、長さ情報が第１及び第２
サイクルにおいて、指定されるアドレスに記憶す
べきバイトの数を周辺装置に表示するので、デー
タが転送される間のいくつかのサイクルにおいて
アドレス情報を別個のバスに保持しなくてもよい
ことである。従つて、データを転送するのに使用
するアドレスバスや周辺装置にアドレス情報をラ
ツチすることができる。

本発明の別の利点は、ステータス情報と、周辺
装置がメモリまたはＩ／Ｏ装置であるかどうかを
表示する情報は動作の第１サイクルにおいてデー
タバスに直接配置されるので、これら情報をコー
ド化する単一ラインは省くことができることであ
る。

本発明の他の利点は、２つの単一ラインは全動
作のサイクルにおいて異なる時間には異なる意味
を持つているので、データを同期しかつエラー機
能を行なうのにたつた２本のラインでよいことで
ある。

このように、本発明は最少の信号ラインでイン
ターフエイスにわたつて複雑な情報転送動作を行
うことができる。

【図面の簡単な説明】

以下、添付の図面に基づいて本発明の実施例に
ついて説明する。第１図は本発明のマイクロプロ
セサの各構成要素を示したブロツク図、第２図は
データ転送動作の各サイクルにおいて各インター
フエイスラインの機能を示したタイミング図、第
３図はアドレス、制御、データバイト用の制御仕
様を示した表、第４図は第１図に示されたインス
トラクシヨンユニツトの構成要素のさらに詳細に
示したブロツク図、第５図は第１図に示された実
行ユニツトの構成要素のブロツク図、第６図は第
１図に示されたバスインターフエイスユニツトの
構成要素のブロツク図、第７図は公称読出しタイ
ミングを示したタイミング図、第８図は最小読出
しタイミングを示したタイミング図、第９図は公
称書込みタイミングを示したタイミング図、第１
０図は最小書込みタイミングを示したタイミング
図である。

発明の説明 第１図は本発明のマイクロプロセサのブロツク
図である。全体のシステムは、発明者Steven R.
Colley外の発明に関する1980年２月28日出願の未
決の国際特許願第PCT／US 80／00205号、発明
の名称「データ処理装置」において更に詳細に記
載されている。上記明細書に詳しく説明されてい
るように、マイクロプロセサ２００はバスインタ
ーフエイスユニツト２０１に接続している。この
ユニツト２０１は、装置内のメモリ、Ｉ／Ｏバイ
ス乃至他のプロセサ等の他ユニツトとプロセサ２
００間のデータ転送のインターフエイス制御を行
なうものである。

マイクロプロセサ２００は、インストラクシヨ
ンユニツト２１０と実行ユニツト２１２用の２つ
のチツプを有している。このインストラクシヨン
ユニツトと実行ユニツト間の通信は、インタチツ
プバスにより行なわれる。このインストラクシヨ
ンユニツトは第４図で、また実行ユニツトは第５
図で更に詳細に示されている。なお、これら図面
に示されている論理回路は本発明の理解を助ける
ためのものであつて、さらに詳しくは上記Colley
の明細書において示されている。

外部プロセサ、メモリ乃至周辺デバイスとのオ
フ−チツプ通信は第６図で詳細に示されているバ
スインターフエイスユニツト２０１と連絡してい
るインターフエイスにより行なわれる。インター
フエイスラインは、最低、クロツクライン
（CLKA：第１図には示されていない）、複数の可
逆ラインを含むアドレス／制御／データバス２１
４、実行ユニツト２１２からインストラクシヨン
ユニツト２１０とバスインターフエイスユニツト
２０１へ至る単一ライン（ISA）２１５、及びバ
スインターフエイスユニツト２０１からインスト
ラクシヨンユニツト２１０と実行ユニツト２１２
へ至る単一ライン（ISB）２１６とから成つてい
る。なお、プロセサ２００を単一チツプとしても
よいし、また本発明は第１図に示すような特定の
２つのチツプ構成に限定されるものではない。

インターフエイスライン及びその機能 ACD１５−０ これら16本のラインは可逆アドレス／制御／デ
ータバスから成つている。これらラインは、実行
ユニツトからの出力を、バスインターフエイスに
送り、所望の動作を表示する。もう一方の方向で
は、バスはバスインターフエイスからインストラ
クシヨンユニツトと実行ユニツトへの入力として
読込まれる情報を送る。

ISA ISAライン２１５は、実行ユニツトからの出力
をインストラクシヨンユニツト及びバスインター
フエイスユニツトへ送る。第２図に示すように、
ISAは、プロセサと外部ユニツト間でのトランザ
クシヨン（処理）が行なわれていない場合には低
くなつている。またISAは、アドレスデータが
ACDバスにある第２サイクル期間や、読出し乃
至書込みデータが転送される後読する第３サイク
ル期間のように、トランザクシヨンが行なわれて
いる場合には、高くなつている。ISAは、ACD
バスのライン１５−８が制御仕様を転送している
場合及びACDバスのライン７−０がメモリ基準
用アドレスの低い８バイトを転送する場合のトラ
ンザクシヨンの第１サイクル中は低い。またメモ
リ基準の高次16アドレスビツトがACDバスにあ
る場合の第２サイクル中はISAは高い。このサイ
クルにおいて、リクエストはISAを低くすること
によりキヤンセルされる。ISAは、書込み操作の
最終サイクル（これは次のトランザクシヨンの第
１サイクルとしても動作する）中は低い。

ISB ISBは、バスインターフエイスユニツトからイ
ンストラクシヨンユニツトと実行ユニツトへの単
一ラインである。ISBは、それが問題とされてい
る時のサイクルに従つて三つの異なる種類の重み
を有することができる。ISBは、処理装置間通信
（IPC）重み、ストレツチ重み、またはエラー重
みのいずれかを有している。

ISAが低い場合にはいつでも、ISBは、たとえ
ば第２図に示すように第１及び第２サイクルにお
いてIPC重みを有している。またISAが低い場合
にはいつでも、ISBは（第３図の制御仕様のビツ
ト14により指定されているように）書込みタイプ
のトランザクシヨンに続く第１サイクルを除いて
IPC重みを有しており、この第１サイクルの場合
ISBはエラー重みを有している。

またISBは、ISAが高となる間トランザクシヨ
ンの最初のサイクル、たとえば第２図に示す第２
サイクルにもIPC重みを有する。その後、ISBは、
ISAが高くなつている残りの時間分のストレツチ
重みを有し、ただし、読出しトランザクシヨンの
最終サイクルにおいてはエラー重みを有する。

ストレツチ重みは、第３図の制御仕様における
ビツト10、11、12により指定されるように転送さ
れるデータの長さに従つて、書込み乃至読出しデ
ータがいくつかのサイクルにわたつて伸張される
ことを意味する。

第２図は、インターフエイスの基本動作を示し
ている。簡単化のため、１つのバスインターフエ
イスユニツトしか示していないが、実際にはそれ
以上の数のバスインターフエイスユニツトを使用
することができる。第１図に示したユニツト間の
タイミング同期は、各ユニツトに接続したクロツ
ク信号（CLKA）によつて行なわれる。読出しま
たは書込み動作は、いくつかのクロツクサイクル
にわたつて行なわれる。書込みまたは読出し動作
を開始する前に、ACDバスが実行ユニツトによ
り付勢されて、全部１を発生する。（“ヌル（空
白）”指定と呼称する）ISAは、この期間中実行
ユニツトにより低くなつている。ISBは、通常バ
スインターフエイスユニツトにより高くなつてい
て、プロセサ２００への転送を待期しているイン
タ−プロセサ通信メツセージがないことを表わし
ている。IPC動作の機能については、上述した発
明者ジヨージ・コツクス及びジヤステイン・ラト
ナーによる発明の名称「インタ−プロセサ通信装
置」の明細書内において詳細に記載されている。
実行ユニツトは、インストラクシヨンユニツト２
１０から受信したアクセスメモリタイプのマイク
ロインストラクシヨンに応じてデータ転送を開始
する。実行ユニツト２１２は基準の物理的アドレ
スを発生し、かつ基準のタイプ及び転送されるバ
イトの数を指定する制御インフオメーシヨンとと
もにアドレスの最下位バイトを発生する。制御仕
様は、第３図の表において詳細に示されている。
バスインターフエイスユニツトはACDバスをモ
ニタする。ACDバスが“ヌル（空白）”仕様から
変化する場合、バスインターフエイスユニツト
は、アドレスの最下位バイトと制御仕様をバスイ
ンターフエイスユニツト２０１内のレジスタにク
ロツクする。第２サイクル中、実行ユニツトは、
ACDバスにアドレスインフオメーシヨンの最上
位バイトを配置しかつISAを高にして、アドレス
インフオメーシヨンが現在バスに位置しているこ
とをバスインターフエイスユニツトへ表示する。
実行ユニツトは、この第２サイクル中にISAを
（高くするかわりに）低くすることによりリクエ
ストをキヤンセルすることができ、ACDバスに
いまだインフオメーシヨンがあつたとしても、こ
れは、キヤンセルされたリクエスト信号としてバ
スインターフエイスにより翻訳される。

プロセサ２００は、転送すべき１、２、４、
６、８、10、16または20バイトのデータのリクエ
ストを発生する。この長さ情報は、トランザクシ
ヨンの第１サイクル中に転送された制御フイール
ドの一部である。データバイトが（読出しリクエ
スト用に）メモリから戻される時、これらはバス
インターフエイスユニツトによりバツフアされか
つ整列され、またコレクトオーダでプロセサ２０
０に転送される。書込みトランザクシヨンの第３
サイクル中、実行ユニツトはACDバスに書込み
インフオメーシヨンを配置し、ISAを高く保持
し、かつISBが高くなるのを待つてバスインター
フエイスユニツトが書込みデータを受信したこと
を表示する。データ転送が逆方向で行なわれる場
合、実行ユニツトは、ISBが高くなるまで第３サ
イクル中待期している。これは、バスインターフ
エイスユニツトがACDバスに読出しデータを配
置したこと及びデータが有効であることを表示す
る。第１サイクル中に発生した長さ制御仕様によ
り表示されたデータバイトの全てが受信されるま
で、第３サイクルについて述べたことと同様にサ
イクルが繰返えされる。最終サイクル中、ACD
バスには“null”（全部１）が発生し、ISAは書
込み動作が終了するまで実行ユニツトにより低く
されている。エラー信号は、バスインターフエイ
スユニツトにより低になつているISBにより送ら
れる。読出し動作中、ISAは最終サイクルに後続
するサイクルにおいて低くなり、ISBは最終サイ
クルにおいて再びエラー重みを有する。このよう
にして、ISAは、書込み動作の最終サイクル中に
高から低になることにより、書込み動作の終了を
知らせる。ISAは、ISBがエラー重みを有してい
る間の最終サイクルの読出し動作において高く保
持されている。書込み動作中、実行ユニツトは最
終サイクルにおいてACDバスに全部１を配置し
かつISAを低くする。このようにISBは、エラー
状態、エラーがなく高、エラーがあり低であるこ
とを知らせるのに用いられる。

これらインターフエイス機能を行なう論理回路
は、第４，５，６図に詳細に示している。なお、
これら図面には本発明の理解を助けるため、イン
ターフエイスシーケンスの制御に関する部分しか
記載していない。各ユニツトの動作については、
上述したColleyの発明の明細書中に詳細に示され
ている。上記発明の明細書における同じシステム
ブロツクについては、本発明の明細書においても
できるだけ同じ参照番号を用いている。

第４図のインストラクシヨンユニツトは、イン
ストラクシヨンの流れをデコードしかつこの流れ
を実行するのに必要なマイクロインストラクシヨ
ンをインターチツプバスを介して第５図に示す実
行ユニツトに転送するマイクロインストラクシヨ
ンデコーダである。さらに、インストラクシヨン
ユニツトは、論理アドレス情報を実行ユニツト内
の保持レジスタに転送する。実行ユニツトは、イ
ンストラクシヨンユニツトから受信したマイクロ
インストラクシヨンをデコードしかつ実行する。

インストラクシヨンユニツトは、２つの主ブロ
ツク、すなわちインストラクシヨンデコーダ２２
２とマイクロインストラクシヨンシーケンサ２２
４から成る。インストラクシヨンデコーダ（ID）
は、ACDバス２１４からのインストラクシヨン
を受信しかつこれらを有効インストラクシヨンフ
エツチライン２２１によりインストラクシヨンデ
コーダ内にラツチする。これらインストラクシヨ
ンは、ISAとISBの状態に応じてマイクロインス
トラクシヨンシーケンサにより発生される。ID
は、インストラクシヨンのフイールドを翻訳しか
つマイクロインストラクシヨンを実行するのに必
要なマイクロインストラクシヨン（乃至長いマイ
クロインストラクシヨンルーチンの開始アドレ
ス）を発生する。さらに、IDは実行ユニツトの
レジスタにその後の転送用の論理アドレス情報を
配置する。

マイクロインストラクシヨンシーケンス
（MIS）２２４は、マイクロインストラクシヨン
を実行するのに必要な種々のマイクロインストラ
クシヨンの流れを順序付けする制御回路を含んで
いる。MISは、IDからのマイクロインストラク
シヨンルーチン用の開始アドレスを受信し、マイ
クロプログラムされたROMからのマイクロイン
ストラクシヨンをデコードして、マイクロプログ
ラムされた順序付けを制御し、さらにマイクロイ
ンストラクシヨンをインタチツプバスを介して実
行ユニツトへ転送し、そこで実行される。ISAと
ISBをモニタすることにより、マイクロインスト
ラクシヨンは、有効データがACDバス２１４に
存在する時を決定することができる。たとえば、
ISAが、データ転送の第２サイクル後に高い場
合、ISBは高くなつて有効読出し情報がバスに存
在することを表示する。この表示に応じて、マイ
クロインストラクシヨンシーケンサMISはライン
２２１に信号を発生し、よつてAND回路２２３
を付勢し、ACDバスの情報をインストラクシヨ
ンデコーダ２２２へ送る。

第５図において、マイクロインストラクシヨン
の流れは、インタチツプバスを介して実行ユニツ
トに送られる。インタチツプバスは、データ操作
ユニツト（DMU）、基準発生ユニツト（RGU）、
及び制御ユニツト（CU）論理回路を含んでいる
論理ブロツク２２５に接続している。上記CU論
理回路については、上述したColleyの発明の明細
書中に詳細に記載されている。

DMUは、プログラム実行の過程において入つ
てくるデータに基づいて、演算、論理及び実行動
作を行なう。RGUは、マイクロインストラクシ
ヨンの論理アドレスから24バイトの物理的アドレ
スを作り、これらアドレスを発生する。制御ユニ
ツトは、インストラクシヨンユニツトからのマイ
クロインストラクシヨンを受信し、それらを保持
し、かつDMUとRGUを作動する。他の多くの機
能は、論理回路２２５により行なわれるが、この
仕様の目的のため、本発明の動作に関する機能に
ついてのみ第５図には示されていない。

実行ユニツトは、進行中のトランザクシヨンが
ない場合にはいつでもライン２３６を付勢するこ
とによりACDバスを“ヌル”（空白）仕様に駆動
し、ACDバスラインを全部１にする。ISAもま
た低くなる。実行ユニツトがインストラクシヨン
ユニツトからのアクセスメモリタイプのマイクロ
インストラクシヨンを一旦受信すると、ユニツト
は基準の物理的アドレスを発生しかつアドレスレ
ジスタ２３８にそれを記憶する。アドレスの最下
位バイトは、GATE回路２４０に出力される。
残りのアドレスにおける最上位バイトは、
GATE回路２４２に出力される。読出し乃至書
込み動作にかかわらず、論理回路２２５は、第３
図において述べたあるモデイフアイヤバイトとと
もに、転送されるバイトの数や基準の種類を指定
する制御情報を作る。この制御仕様は、制御仕様
レジスタ２４４内に記憶される。この制御仕様レ
ジスタは、GATE回路２４６に出力する。論理
回路２２５により発生されたサイクル１におい
て、GATE回路２４０，２４６は付勢され、制
御仕様とともにアドレスレジスタ２３８からのア
ドレスの低次バイトをACDバス２１４へ送る。
同時に、論理回路２２５はISAライン２１５を低
くする。

次のサイクルにおいて、論理回路２２５は、サ
イクル２ラインを付勢し、かつサイクル１ライン
減勢する。これにより、GATE回路２４２は付
勢されて、レジスタ２３８に記憶されている残り
のアドレスの最上位バイトをACDバスに送る。
同時に、論理回路２２５はISAライン２１５を高
くする。リクエストは、この時ISAを低くするこ
とにより（たとえばバウンド妨害により）キヤン
セルされる。

実行ユニツトは、バスインターフエイスユニツ
トからのISBライン２１６をモニタする。バスト
ランザクシヨンが進行中でない場合（ISAが低い
場合）ISBラインが低いことはプロセサに、待期
しているインタプロセサ通信（IPC）があること
を表示している。この機能を行なう論理回路は、
OR回路２５２とAND回路２５４とから成つてい
る。ISBは、ISAが低い場合、及びISBがエラー
重みを有しているトランザクシヨンの最終サイク
ルを除いたISAが高い第１サイクル（サイクル
２）においてIPC重みを有している。ISBが高く
なつている場合、これはAND回路２５６から非
エラー状態を表示する。

ISBは、バスインターフエイスにより使用され
てプロセサへのバスエラーを表示する。ISBは、
トランザクシヨンの最終サイクルにおいてエラー
重みを有している。ISBがエラー重みを有してい
る場合、ISBは低く、AND回路２５６は、バス
エラーがトランザクシヨンにおいて検出されたこ
とをプロセサに表示する。

バストランザクシヨン（ISAは高）において、
ISBは、IPC重み乃至エラー重みを有していない
場合には“ストレツチ”重みを有している。これ
は、サイクル１、サイクル２、またはサイクル３
の動作でない場合には、AND回路２５８，２６
０を付勢するAND回路２５９により表示される。
このような状態において、ISBはストレツチ重み
を有する。従つて、読出し動作において、AND
回路２５８からの出力は、論理回路２２５に、有
効データがバスインターフエイスによりACDバ
スに配置されたことを表示する。同様に、書込み
動作において、AND回路２６０からの出力は、
データがバスインターフエイスユニツトにより受
信されたこと（ISBは高）を表示する。

バスインターフエイスが書込みデータを受信し
ていなかつた場合には、プロセサはそれが受信さ
れるまでACDバスにデータを保持している。

前述したように、読出しトランザクシヨンがイ
ンストラクシヨンフエツチである場合、データは
インストラクシヨンユニツトにラツチされる。読
出しトランザクシヨンがデータフエツチである場
合、データは、ACDバスの情報をデータレジス
タ２６６に送るデータフエツチライン２６２を付
勢することにより実行ユニツトにラツチされる。
書込みトランザクシヨンは実行ユニツトによつて
のみ開始される。

第６図のバスインターフエイスユニツトは、
ACDバス２１４とISAライン２１５を成端しか
つこれらをモニタする。AND回路２６８は、“ヌ
ル”パターンを検出して出力信号２６９を仕様デ
コーダ及び制御論理回路２７０に供給する。イン
ターフエイスユニツトが（全部１乃至他の設定ビ
ツトパターンである）ヌル仕様から変化する場
合、出力２６９を発生しかつ仕様デコーダ及び制
御論理回路はそれに応じてサイクル１ライン２７
２を付勢する。このラインは、ACDバスを制御
仕様レジスタ２７８及びアドレスレジスタ（ロー
ド可能なカウンタ）２８０の最下位バイト部分に
送る。制御レジスタはデコードされる。第３図に
基づいてビツトをコード化することにより、メモ
リアクセスライン２８２が付勢されるかまたは他
のアクセスライン２８４が付勢される。さらに、
方向ライン２８６は、書込み動作において付勢さ
れるか、または読出し動作において減勢される。
書込み動作が表示されると、AND回路２８８は
付勢され、後読するデータをゲート信号Ｇ１を介
して書込みデータレジスタ２９０に送る。読出し
動作が表示されると、データはAND回路２９３
とゲート信号Ｇ２の制御のもとで読出しデータレ
ジスタ２９２からドライバ回路２９４を介して
ACDバスへ送られる。

サイクル２において、ライン２９６は付勢さ
れ、アドレスの最上位ビツトをアドレスレジスタ
（ロード可能なカウンタ）２８０の最上位ビツト
部分に送る。カウンタ２８０のメモリアドレス
は、メモリアクセスが表示されているならば、メ
モリモジユール、または他のモジユールにより受
信される。同様に、書込みデータレジスタ出力２
７３は、指定されているならばメモリにより、ま
たはメモリアクセスが指定されていないならば他
のモジユールにより受信される。

第５図に示すように、さらに２つの出力、バツ
フアイン（BIN）とバツフアアウト（BOUT）
があり、これらはバストランシーバを制御して、
プロセサを他のプロセサからバツフアし分離す
る。ピン負荷の多いシステムではバツフアを使う
ことが望ましい。BINは、情報がACDバスによ
りインストラクシヨンユニツトまたは実行ユニツ
トへ入力する場合、低くなつている。BOUTは、
情報がACDラインにより実行ユニツトから出力
する場合高くなつている。BOUTとBINのタイ
ミングは、第７図及び第８図に示されている。

第７図は、32バイトの読出しアクセスを示して
いる。ACDバスは、２バイト（すなわち16ビツ
ト）の幅なので、情報を転送するには２つの読出
しデータサイクルを必要とする。まず最初、
ACDバスは“ヌル”（全部１）となつている。実
行ユニツトは、ICB（インタチツプバス）により
32バイトの読出しアクセスを受信する。これに応
じて、ユニツトはトランザクシヨンのサイクル１
においてアドレスの一部と制御仕様を発生する。

サイクル２において、実行ユニツトはISAを高
め、アドレスの残りをACDに配置する。実行ユ
ニツトがBOUTとBINを低下させると、入力バ
ツフアは付勢する。インターフエイスユニツト
が、指定されたメモリアドレスからのデータをフ
エツチしたらすぐに、ユニツトはデータをACD
バスに配置しかつサイクル５においてISBを正に
する。次に、ユニツトはISBを低下させ、制御バ
イトにより指定された長さ情報を考慮に入れて、
次のデータバイトをフエツチする。インターフエ
イスユニツトはデータの２つの第２バイトを
ACDに配置し、再びISBを高くする。

最終サイクルにおいて、ISBは、エラー重みを
有し、かつエラーがバスインターフエイスユニツ
トにより検出された場合低くなる。

BIN及びBOUTは、実行ユニツトにより読出
しトランザクシヨンの終了時に高くなる。

第８図は、最小読出しタイミングを示したタイ
ミング図である。ここにおける読出しアクセス
は、１または２バイトのデータである。

第９図は、32バイト書込みアクセス用の公称書
込みタイミングを示したタイミング図である。サ
イクル１において、アドレスの一部と全制御仕様
はACDに配置される。サイクル２において、
ISAは高くなり、アドレスの残りは、ACDに配
置される。サイクル３において、３つの書込みデ
ータは、実行ユニツトによりACDバスに配置さ
れ、実行ユニツトは、バスインターフエイスユニ
ツトがISBを高くするまで、バスに書込みデータ
を保持する。高くなつたISBはバスインターフエ
イスユニツトが書込みデータを受け入れたことを
表わしている。実行ユニツトは、書込みデータの
第２の２バイトをACDバスに配置することがで
きる。バスインターフエイスユニツトは、ISBを
高くすることにより応答する。ISBが高いこと
は、ACDバスから書込みデータを除去し次のア
クセスに進むことができることを実行ユニツトへ
表示する。最終サイクルにおいて、ISBはエラー
重みを有している。

第１０図は、最小書込みタイミングを示してい
る。最終サイクル（次のトランザクシヨンの第１
サイクル）において、ISBはエラー重みを有して
いる。

以上のように、本発明を実施例に基づいて説明
してきたが、本発明の思想に基づいて改変するこ
とができることは明らかであろう。