JPH02287635A - マイクロコンピュータ，マイクロプロセッサおよびコア・プロセッサ集積回路用デバッグ周辺装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、開発システム用ツールに関し、更に詳しくは
、開発システムのサポートを行うための標準デバッグ用
周辺装置に関する。

（従来の技術） 今日の高性能マイクロプロセッサおよびマイクロコンピ
ュータは、これらの精巧な集積回路をデバッグするため
に使用する開発システム用ツールをますます必要として
いる。更に、標準およびカスタム／コア・マイクロコン
ピュータ（ＭＣＬＩ）の設計が多様化するにしたがって
、開発システム用ツールの設計を基本的に変更すること
が必要になっている。開発システムの技術は、最高３３
ＭＨ２のクロック速度で動作するように設計された新し
いマイクロプロセッサ（ＭＰＵ）によって、限界に達し
ている。一方、中央演算装置（ｃＰＵ）の設計をＭＣＬ
Ｊのプロセッサ・コアに広範囲に使用されることによっ
て、開発システム用ツールの設計に制約が課せられてい
る。これらの標準およびカスタム／コアＭＣＵの設計サ
イクルが短くなるにしたがって、これと同時に開発シス
テム用ツールを使用することができるかどうかがますま
す疑問になってきている。その結果、市場に投入される
種々のマイクロプロセッサおよびマイクロコンビュータ
をサポートする高性能の開発システム用ツールがタイミ
ングよく入手できるがどうがが問題の一つである。

（発明が解決しようとする課題） 開発システムをサポートするための伝統的な設計アプロ
ーチは、ＭＣＵおよびＭＰＵの試作ソフトウェア／ハー
ドウェアをデバッグするためのインサーキットφエミュ
レータに頼っている。−船釣に、ソフトウェアの設計者
は、インサーキット・エミュレータによって種々の間隔
でプログラムの実行を停止し、内部レジスタ、メモリ・
ロケーション等の内容を検討することによって、ソフト
ウェアの実行をトレースすることができる。幾つかの設
計の場合、インサーキット・エミュレータはフォアグラ
ウンドおよびバックグラウンドのモードで動作し、これ
によって、エミュレータはアプリケーション・プログラ
ム（ノンエミュレーション）をフォアグラウンド・モー
ドで処理し、デバッグ用プログラム（エミュレーション
）をバックグラウンド・モードで処理する。したがって
、インサーキット・エミュレータは、ユーザ・プログラ
ムの実行およびデバッグの期間中、フォアグラウンド・
メモリ・スペースとバックグラウンド・メモリ・スペー
スの間でバンクを切替え、したがって、ＭＣＵは拡張モ
ードで動作しなければならず、外部バスのインターフェ
ースのために失われるＩ１０ボートを再構築する必要が
ある。−船釣に、フォアグラウンド（ユーザ）のメモリ
・バンクとバックグラウンド（デパック）のメモリバン
クの間でスイッチを前後に切替える場合、拡張モードで
ＭＣＵの動作を行うために相当量の外部バッファ回路が
必要である。このようにバッファ回路を追加すると、し
ばしばエミュレ−タの性能が低下し、したがって、リア
ルタイムで回路のエミュレーションを行うことが妨げら
れる。フォアグラウンドおよびバックグラウンド・メモ
リ・バンクの切替えを実行するには相当量の外部回路が
必要であるので、小形のドーター・ボード・プローブ（
ｄａｕｇｈｔｅｒ−ｂｏａｒｄ　ｐｒｏｂｅ　；簡単な
バス’７７回路やプローブあるいはクランプ等を有する
小形の基板であるドーター・ボートをチップに接続する
ためのプローブ。）ではなくてエミュレータ・ポット（
ｐｏｄ）が使用される。その結果生じるエミュレータ・
ポットの設計は、時間がかかると共に。

開発システムに対するエンジニアリング経費が必要でお
るため、コストが高くなる。

従来技術の場合、システムの設計者は、必要となる外部
回路の量を少なくしようと努力して、ボート・リプレー
スメント・デバイス（ｐｏｒｔ−ｒｅ−ｐｌａＣｅｍｅ
ｎｔ　ｄｅＶｉＣｅｊポートを他の機能、例えばデータ
、アドレス等の出力に置き換えたデバイス。）すなわち
ボンド・アウト・デバイス（ｂｏｎｄ　ｏｕｔｄｅｖｉ
ｃｅ）を採用した。ボート・リプレースメント、すなわ
ちボンド・アウト・デバイスを使用する場合の第１の欠
点は、設計と保守の資源が別に必要になることでおる。

基本的には、システムの設計者は、ＭＣＰとＭＰＵの設
計に必要になるこれらの資源以外に、ボート・リプレー
スすなわちボンド・アウト・デバイスに対して設計資源
を割り当てなければならない。１９８７年１０月３０日
に出願されたパルシカ等の米国特許出願第１１５゜４７
９号で更に別のアプローチが開示され、これはバックグ
ラウンド・モードをＣＰｔＪコアに集積することである
。この解決策は幾つかの場合には最適であるが、現存す
るＣＰＵコアに、マイナー番チェンジ以外のことを実行
することはしばしば困難である。

本発明の目的は、現存するＣＰＵのコアの設計に変更を
加えることなく、このコアでバックグラウンド・モード
処理を行う能力を提供することである。

本発明の他の目的は、任意の高いクロック速度を有する
ＭＣＵまたはＭＰＵに対するリアルタイムのインサーキ
ット・エミュレータを提供することである。

本発明の更に他の目的は、開発システム用ツールの設計
サイクル時間を実質的に短くする方法を提供することで
ある。

（課題を解決するための手段および作用）本発明のこれ
らおよびその他の目的はデータ逃環システムによって達
成され、このデータ処理システムは、命令アドレスの第
１シーケンスに応答して、プロセッサによって受取られ
た命令の第１シーケンスを実行し、命令アドレスの代替
シーケンスに応答して、プロセッサによって受取られ外
部から与えられた命令の代替シーケンスを実行するプロ
セッサと、プロセッサに結合された内部通信バスと、内
部通信バスに接続され、複数の命令を格納し、プロセッ
サから受取った命令アドレスの第１シーケンスに応答し
て、プロセッサに命令の第１シーケンスを与えるメモリ
と、内部通信バスに接続され、プロセッサから受取った
情報を格納し、外部から与えられた。命令をプロセッサ
に加えるデバッグ用周辺装置によって構成され、デパッ
ク用周辺装置は、第１のデバッグ・モードにおいて、外
部から与えられた命令の代替シーケンスを受取り、第２
のデバッグ・モードにおいて、プロセッサから外部ソー
スに受取った情報を与えるシリアル手段と、第１のデバ
ッグ・モードにおいて、外部から与えられた命令の代替
シーケンスをプロセッサに与え、第２のデバッグ・モー
ドにおいて、プロセッサからの情報を受取るパラレル手
段によって構成される。

（実施例） 「アサート（ａｓｓｅｒｔ）Ｊ、［アサーション（ａｓ
ｓｅｒｔｉｏｎ）　Ｊ、「ネゲート（ｎｃｃＩａｔｅ）
Ｊ　、および［ネゲーション（ｎｅｇａｔ　１ｏｎ）　
Ｊという用語は、「アクティブ・ハイ」および「アクテ
ィブ・ロー」の信号を混同して処理する場合の混乱を避
けるために使用する。「アサート」と「アサーション」
は信号がアクティブすなわち論理真の状態にあることを
示すために使用する。「ネゲート」および「ネゲーショ
ン」は信号が非アクティブ、すなわち論理偽の状態にあ
ることを示すために使用する。

第１図は、本発明の好適な実施例によるコア集積回路（
ＩＣ）データ処理システム１０のブロック図である。デ
ータ処理システム１０は、−膜内に中央処理装置（ｃＰ
Ｕ）１２．メモリ１４およびデバッグ用周辺装置１６に
よって構成される。

ＣＰＵ内部バス１８によって、ＣＰＵ１２．デバッグ用
周辺装置１６およびメモリ１４の間の通信が行われる。

開発システム２０はデータ処理システム１０と協働して
動作し、データ処理システム１０のソフトウェアとハー
ドウェアの「デバッグ」を支援する。開発システム２０
の外部エミュレータ回路によって、ユーザは、ブレーク
ポイントの挿入およびブレークポイントに対する応答、
種々の内部レジスタの内容を検討し変更するためにＣＰ
Ｕ１２の実行を中断すること、およびソフトウェアの実
行をトレースすること等のような種々の機能を実行する
ことができる。

好適な実施例の場合、データ処理システム１０は２つの
モードすなわちユーザφモードとデパック・モードで動
作する。ユーザ・モードの場合、データ処理システム１
０は従来の方法で動作する。

ＣＰＵ１２はメモリ１４から命令を取込み、この命令を
解読し、この命令を実行し、そして実行シーケンスで次
ぎの命令を取込む。−膜内に、プログラムの実行は、Ｃ
ＰＵ１２が条件命令または割込みを受取るまでシーケン
ス的な方法で連続して行われる。ＣＰＵ１２が割込みを
処理する方法は、プロセッサの設計の機能である。−膜
内に、割込みが発生するとＣＰＬ、１１２はその通常動
作を中断し、例外処理すなわち割込みサービス・ルーチ
ンの実行を開始する。本発明では、ＣＰＵ１２は、割込
み要求に応答してデバッグ（エミュレーション）モード
に入るが、これは内部イベント識別器の結果または開発
システム２０のような外部ソースから行われる。エミュ
レーション（デバッグ・モード）の期間中、ＣＰｔＪ１
２はメモリ１４からではなくてデバッグ用周辺装置１６
から命令を取込む。したがって、ＣＰＵ１２はメモリ１
４に格納されたユーザ（アプリケーション）プログラム
の実行を中断し、デバッグ用周辺装置１６から受取った
命令の実行を開始する。基本的に、デバッグ周辺装置１
６はデータ処理システム１０の別のメモリとして機能す
る。

第２図は、デバッグ用周辺装置１６の内部アーキテクチ
ャの好適な実施例を示すブロック図である。デバッグ用
周辺装置１６は、シングル・ワードのデュアル・ボート
・メモリでおり、一方の面にパラレル◆リード／ライト
・アクセスを有し、他方の面に同期全二重（ｆｕｌｌ−
ｄｕｐｌｅｘ　）シリアル・リード／ライト・アクセス
を有している。好適な実施例の場合、デバッグ用周辺装
置１６は、シフト・レジスタ２２．アドレス・デコーダ
２４゜および制御装置２６によって構成される。デバッ
グ用周辺装置１６のシリアル側はシリアル入力パッド（
ＳＩ）２８．シリアル・クロック／ブレークポイン１〜
入カパツド（５ＣＬＫ／ＢＲに）３０およびシリアル出
力／アテンション・パッド（８０／ＡＴＴＮ　＞３２を
介して開発システム２０に接続され、これらはそれぞれ
の信号５ＥＲＩＡＬ　ＩＮ、　ＳＣＬに／ＢＲに、およ
び５ＥＲＩＡＬ　ＯＵＴ／ＡＴＴＮ　）を導出する。し
たがって、５ＥＲＩＡＬ　ＩＮ、　５ＣＬＫ／頭＜Ｋ　
ｔ−３，Ｊｌ：ヒ５ＥＲＩＡＬ　ＯＵＴ／ＡＴＴＮ　ｆ
ｆｉ号によってデバッグ用周辺装置１６と開発システム
２０との間のデータのシリアル転送が制御される。

デバッグ用周辺装置１６に対するパラレル・アクセスは
命令／データ・バス３４をＣＰＵ内部バス１８に接続す
ることによって行われ、デバッグ用周辺装置１６は、基
本的に他のオン・チップ周辺装置と同じ方法でアクセス
される。命令は数詔の長さであるから、デバッグ用周辺
装置１６はＣＰＵ１２のメモリ・スペース内の隣接する
１６個のロケーションでアドレスされる。便宜上、デバ
ッグ用周辺装置１６の最初のアドレスを今後ＤＥＢＵＧ
と呼び、したがってＣＰＵ’１２がデバッグ用周辺装置
１６にアクセスすることのできるアドレスはＤＥＢＵＧ
からＤＥＢＵＧ＋＄Ｆである。

データ処理システム１０は、ブレークポイン１〜の条件
が発生すると、デパック・モードに入り、その結果、Ｃ
ＰＵ１２に対する割込みが行われる。

ブレークポイントはＢＲＫ信号を外部からの（開発シス
テム２０によって）アサーションの結果、またはレジス
タと比較器（図示せず）によって構成される内部イベン
ト識別器の結果である。外部ＢＲＫ信号によって割込み
が行われた場合、制御装置２６はデバッグ割込み要求（
ＤＥＢＵＧ　ＩＲＱ　＞信号をＣＰＵ１２に対してアサ
ートすることによって応答する。制御＠＠２６はＤＥＢ
ＵＧ　ＩＲＱ信号をＣＰＵの内部バス１８に出力し、Ｃ
ＰＵ１２はデバッグ割込み識別信号（ＤＥＢＵＧ　ＩＡ
ＣＫ）をアサートすることによって、ＣＰＵ１２を応答
し、デバッグ割込みサービス・ルーチンの実行を開始す
る。ＣＰＵ１２は、ＤＥＢＵＧ番地をＣＰＵ内部バス１
８に出力することによって番地ＤＥＢＵＧでデバッグ用
周辺装置１６に対して自動ベクトル化を行う。ＤＥＢＵ
Ｅ番地を受取ると、アドレス・デコーダ２４は５ＥＬＥ
ＣＴ入力信号によって、シフト・レジスタ２２をイネー
ブルする。

ＣＰＵ１２は、番地ＤＥＢＵＧでデバッグ用周辺装置１
６から命令取込みサイクルを開始する。

命令サイクルが開始すると、シフト・レジスタ２２は、
シリアル出力（Ｓｏ）信号をアサートにすることによっ
て応答する。シフト・レジスタ２２に接続された制御装
置２６は、ＳＯ倍信号受取ってＡＴＴＮ信号をアサート
にし、これによって、周辺装置が注意（ａｔｔｅｎｔ　
１ｏｎ）を要求していることを示し、開発システム２０
にデバッグ命令サイクルの開始を通知する。基本的に、
命令取込みサイクルの開始は、ＳＯピンをその静止した
高のレベルから低のレベルに駆動することによって外部
に対して反映される。開発システム２０は３１人力２８
を介してＣＰＵ１２の命令セットからシフ１〜・レジス
タ２２に命令を書き込むことによって応答する。制ｔｉ
ｔ＋装置２６は、開発システム２０から５ＣＬＫ信号を
受取り、５ＣＬＫ信号をシフト・レジスタ２２に出力す
る。その結果、開発システム２０によって与えられた命
令は、ＳＩ入シカパッド２８介して５ＣＬＫ信号と共に
シフト・レジスタ２２にクロックされる。データがシフ
ト・レジスタに書き込まれると、ＣＰＵ１２がデバッグ
用周辺装Ｂ１６に対して以前に行った全ての書き込みが
、Ｓｏ出力パツド３２を介して開発システム２０にシフ
トされる。その結果、もしＣＰ　Ｕ　１２が現在の命令
またはデバッグ用周辺装置１６に存在するデータを取込
む前にデバッグ用周辺装置１６に対して書き込みを実行
すれば、ＣＰＵ”＋２はデバッグ用周辺装置１６内の現
在のワードを無効にする。これが発生した場合、デバッ
グ用周辺装置１６は、シリアル出力のビット・ストリー
ム内のステータス・ビットを介して、そのワードを再ロ
ードするよう開発システム２０に通知する。

−度命令が全てシフト・レジスタ２２に集められると（
エラーの発生なしに）、現在の命令が、パラレルＩ１０
ボートを介して、命令／データ・バス３４に出力される
。制御装置２６はそこでＲＥＡＤＹ信号をアサートし、
これによって、ＣＰＵ１２に命令を転送することが可能
であることを通知する。ＣＰＵ１２は命令／データ・バ
ス３４から命令を転送し、命令取込みサイクルを完了す
る。ＣＰｔ、１１２は命令の実行に進む。プログラムの
実行を１６バイトのＤＥＢＬＪＧアドレス・スペース内
に保持するため、ＣＰＵ１２によって取込まれた後続の
命令は、ＤＥＢＬＪＧへのジャンプまたはブランチ命令
である。アドレス体系の設計によれば、１６個の隣接す
るアドレスの各々は、ＣＰＵ１２をデバッグ用周辺装置
１６のシフト・レジスタ２２に関連づける。したがって
、ＣＰＵ１２はデパックの中間処理が完了する迄、指定
された番地ＤＥＢＵＧから＄Ｆまでデバッグ用周辺装置
１６からの命令を取込み続け、ユーザはアプリケーショ
ン・コードの実行の再開を希望する。その結果、通常の
モードであろうとデパック・モードであろうと、動作モ
ードがＣＰＵ１２にとって明らかになるが、その理由は
、いずれの動作モードの場合でも（通常またはデパック
）、ＣＰＵ１２が同じ命令のセットを実行するからであ
る。基本的に、ＣＰＵ１２はいずれのモードの動作であ
ろうと命令のタイプの差を見分けることはできない。デ
パックの中間処理が終了すると、ＳＩ入力パツド２８を
介して、デバッグ用周辺装置１６に書込まれた最終命令
によって割込みから戻る。デバッグ中間処理の持続期間
中に実行される命令は、内部レジスタおよびメモリに対
して読出しおよび自込みを行うために使用され、または
システムのデパックと関連するその信金ての動作のため
に使用される。したがって、開発システム２０は、ブレ
ークポイントの挿入およびこれに対する応答、システム
・レジスタの内容を検討するためのデータ・プロセッサ
の実行の停止、およびソフトウェアの実行のトレースを
含む通常のインサーキット・エミュレーションのプリミ
ティブ（ｐｒｉｍｉｔｉｖｅ　；インサーキット・エミ
ュレーションの動作を制御する命令であって、より下位
の命令から構成される。）を実行することができる。

デバッグ用周辺装置１６に対するシリアル・プロトコル
はスタート、ストップ、およびパリティ・ビットを使用
することによって単純なエラーの検出をサポートする。

このプロトコルは転送毎にＮ＋７ビツトを必要とし、し
たがってシリアル・クロックは、転送を完了するために
必要なＮ＋７クロツクを与えるため、開発システム２０
によってカウントされる。第１の表はシリアル・インお
よびアウト・ビットのストリームにおける各ビットの機
能を示す。

第 表 シリアル・プロトコール 第 表 （続き） デバッグ用周辺装置１６によって大量の複雑な外部エミ
ュレータ回路の必要がなくなり、したがって、エミュレ
ーション・プローブの大きさが実質的に削減される。こ
のプローブはユーザの回路基板内のＭＣＵ／ＭＰＵに直
接プラグまたはクリップされるドータ・ボードでもよい
。例えば、代表的な９Ｘ１２Ｘ２インチの寸法のエミュ
レーション・プローブは、デバッグ用周辺装置１６を使
用することによって、３Ｘ４Ｘ１インチ（またはこれ以
下）に小型化される。従来のインサーキット・エミュレ
ータで一般的に必要となるエミュレータ・ケーブルを取
り除くことによって、完全にプロセッサをバッファする
必要性が少なくなる。

バッファ回路の量を少なくすることによって、高速度の
ＭＰＵ／ＭＣＵチップのリアルタイム・エミュレーショ
ンを、タイミングを大きく低下させることなく行なえる
。

デバッグ用周辺装置１６によってオン・チップ・メモリ
１４（ＲＡＩＶＨにロード・パスが設けられ、これによ
ってブートストラップＲＯＭの必要性がなくなる。ＣＰ
Ｕ１２のＲＥＳＥＴ信号（図示せず〉をネゲートするこ
とによって、ＢＲＫ入力信号がアサートされると、ＣＰ
Ｕ１２はデバッグ用周辺装置１６からその最初の命令を
取込む。

この特徴によって、開発システム２０はデバッグ用周辺
装置１６のシフト・レジスタ２２を介して、オンチップ
・メモリ１４に全てのプログラムを書込むことが可能に
なる。−度プログラムがロードされると、デバッグ用周
辺装置１６は制御をプログラムに移すことができる。

デバッグ用周辺装置１６は、種々の方法でテスト中のＭ
ＣＵ／ＭＰＵにおけるテストの容易性を強化する。例え
ば、マスクＲＯＭの内容は、特別のテスト・モードに入
ることなく、シリアル・インターフェースを介して検証
することができる。

更に、プロセッサ・レジスタ、オン・チップＲＡＭ、お
よびその他のオン・チップ周辺装置は、特別のテストモ
ードに入ることなく、テストすることができる。したが
って、デバッグ用周辺装置１６によって、柔軟性のある
有効な標準設計が提供され、これはある集積回路から他
の集積回路に最小のコストで移すことができる。

本発明は好適な実施例について説明したが、ここで開示
した発明は種々の方法で変更され、また上で特に説明し
て提示した実施例以外の多くの実施例をとることができ
ることは、当業者にとって明らかである。例えば、ＣＰ
Ｕ１２は好適な実施例と違ってデバッグ用周辺装置１６
から直接割込みベクトルを受取ることができ、この場合
割込み信号によってＣＰｔＪ１２はデバッグ用周辺装置
１６のアドレス（ＤＥＢＵＧ）に対してオートベクトル
を行う。したがって、特許請求の範囲は、本発明の精神
と範囲内にある本発明の全ての変更例を包含することを
意図している。

【図面の簡単な説明】

第１図は、コア集積回路データ処理システムの好適な実
施例を示すブロック図である。 第２図は、デバッグ用周辺装置の内部アーキテクチＶの
好適な実施例を示すブロック図である。 １０・ １２・ １６・ １８・ テム ・コア集積回路データ処理システム、 ・ＣＰｔＪ、１４・・・メモリ、 ・デバッグ用周辺装置、 ・ＣＰＵ内部バス、２０・・・開発シス特許出願人　モ
トローラ・インコーポレーテッド代理人　　　弁理士　
　水域　雅則 同　　　　　同　　　人員　進介

Claims (1)

1. 【特許請求の範囲】 １、命令アドレスの第１シーケンスに応答して、プロセ
   ッサの受取つた命令の第１シーケンスを実行し、命令ア
   ドレスの代替シーケンスに応答して、前記プロセッサの
   受取った外部から与えられた命令の代替シーケンスを実
   行するプロセッサ；前記プロセッサに結合された内部通
   信バス；前記内部通信バスに結合され、複数の命令を格
   納し、前記プロセッサから受取つた前記命令アドレスの
   第１シーケンスに応答して、前記プロセッサに前記命令
   の第１シーケンスを与えるメモリ；および 前記内部通信バスに結合され、前記プロセッサから受取
   った情報を格納し、外部から与えられた前記命令を前記
   プロセッサに与えるデバッグ用周辺装置であつて； 第１デバッグ・モードの場合、外部から与えられた命令
   の前記代替シーケンスを受取り、第２デバッグ・モード
   の場合、前記プロセッサから受取つた前記情報を外部ソ
   ースに与えるシリアル手段；および 前記第１デバッグ・モードの場合、外部から与えられた
   命令の前記代替シーケンスを前記プロセッサに与え、前
   記第２デバッグ・モードの場合、前記プロセッサからの
   前記情報を受取るパラレル手段によつて構成されるデバ
   ッグ用周辺装置； から構成されることを特徴とするデータ処理システム。 ２、前記デバッグ用周辺装置は、命令アドレスの前記代
   替シーケンスに応答して外部から与えられた命令の前記
   代替シーケンスを前記プロセッサに与えることを特徴と
   する請求項１記載のデータ処理システム。 ３、前記デバッグ用周辺装置は： パラレル通信バス； シリアル通信バス； デバッグ開始信号に応答して、デバッグ割込み信号を前
   記プロセッサに与え、データを受取り、前記データを外
   部ソースに与える制御手段；および 情報を格納するレジスタ手段であつて： 前記シリアル通信バスを介して前記外部ソースに結合さ
   れ、前記第１デバッグ・モードの場合、外部から与えら
   れた前記命令を受取り、前記第２デバッグ・モードの場
   合、前記プロセッサから受取つた前記情報を前記制御手
   段に与えるシリアル・インターフェース；および 前記パラレル通信バスを介して前記プロセッサに結合さ
   れ、前記第１デバッグ・モードの場合、外部から与えら
   れた前記命令を前記プロセッサに与え、前記第２デバッ
   グ・モードの場合、前記プロセッサから前記情報を受取
   るパラレル・インターフェース； によつて構成されるレジスタ手段；ならびに前記内部バ
   スに結合され、前記プロセッサから受取つた命令アドレ
   スの前記代替シーケンスに応答して、前記レジスタ手段
   をイネーブルにするアドレス・デコーダ手段； によって構成されることを特徴とする請求項２記載のデ
   ータ処理システム。 ４、外部から与えられた前記命令が、前記制御手段によ
   って前記レジスタ手段に与えられたシリアル・クロック
   信号に応答し、前記シリアル通信バスを介して、前記レ
   ジスタ手段にシリアルにクロック入力されることを特徴
   とする請求項３記載のデータ処理システム。 ５、内部通信バスを介して、命令メモリから受取った命
   令の第１シーケンスを実行し、前記内部通信バスを介し
   て、デバッグ用周辺装置から受取つたデバッグ命令のシ
   ーケンスを実行するデータ・プロセッサを有するデータ
   処理システムにおいて、前記データ処理システムは： 複数の外部ターミナル； 前記内部通信バスに結合されたパラレル通信バス； 前記複数の外部ターミナルの少なくとも１つに結合され
   、デバッグ開始信号を受取り、前記デバッグ開始信号に
   応答して、デバッグ割込み信号を前記プロセッサに与え
   る制御手段；および 情報を格納するレジスタ手段であつて： 外部ソースと前記複数の外部ターミナルの少なくとも１
   つに結合され、第１デバッグ・モードの場合、外部から
   与えられた前記デバッグ命令を受取り、第２デバッグモ
   ードの場合、前記複数の外部ターミナルの少なくとも一
   つを介して、前記プロセッサから受取つたデータを前記
   制御手段に与えるシリアル・インターフェース；および 前記第２パラレル通信バスを介して前記プロセッサに接
   続され、前記第１デバッグ・モードの場合、外部から与
   えられた前記デバッグ信号を前記プロセッサに与え、前
   記第２デバッグモードの場合、前記プロセッサからデー
   タを受取るパラレル・インターフェース； によって構成されるレジスタ手段；ならびに前記第１パ
   ラレル通信バスと前記レジスタ手段とに接続され、前記
   第１パラレル通信手段を介して、前記プロセッサから受
   取つた命令アドレスの代替シーケンスに応答し、前記レ
   ジスタ手段をイネーブルするアドレス・デコーダ手段： によって構成されることを特徴とするデータ処理システ
   ム。 ６、前記デバッグ命令が、前記複数の外部ターミナルの
   少なくとも１つを介して前記レジスタ手段に同期してロ
   ードされることを特徴とする請求項５記載のデータ処理
   システム。 ７、前記プロセッサによつて前記レジスタ手段に与えら
   れた前記データは、前記デバッグ命令が前記レジスタ手
   段にシリアルにロードされるのと同時に、前記シリアル
   ・インターフェースを介して、前記外部ソースにシリア
   ルに転送されることを特徴とする請求項６記載のデータ
   処理システム。 ８、前記データ・プロセッサが前記第１パラレル通信バ
   スを介してデータを直接前記レジスタ手段に転送するこ
   とを特徴とする請求項７記載のデータ処理システム。 ９、（ａ）命令アドレスの第１シーケンスに応答して、
   プロセッサの受取つた命令の第１シーケンスを実行し、
   命令アドレスの代替シーケンスに応答して、前記プロセ
   ッサの受取った外部から与えられた命令の代替シーケン
   スを実行するプロセッサ； （ｂ）前記プロセッサに結合された内部通信バス；（ｃ
   ）前記内部通信バスに結合され、複数の命令を格納し、
   前記プロセサから受取った命令アドレスの前記第１シー
   ケンスに応答して、前記プロセッサに命令の前記第１シ
   ーケンスを与えるメモリ；ならびに （ｄ）前記内部通信バスに接続され、前記プロセッサか
   ら受取った情報を格納し、前記命令アドレスの代替シー
   ケンスに応答して、前記外部から与えられた命令を前記
   プロセッサに与えるデバッグ用周辺装置であつて： （ｄ＿１）複数の外部ターミナル； （ｄ＿２）パラレル通信バス； （ｄ＿３）前記複数の外部ターミナルの少なくとも１つ
   に結合され、デバッグ開始信号に応答して、デバッグ割
   込み信号を前記プロセッサに与える制御手段； （ｄ＿４）前記内部通信バスと前記制御手段とに接続さ
   れ、情報を格納するレジスタ手段であつて； （ｄ＿４＿１）前記複数の外部ターミナルの少なくとも
   １つを介して前記外部ソースに結合され、前記第１デバ
   ッグ・モードの場合、前記外部から与えられた命令を受
   取り、前記第２デバッグモードの場合、前記プロセッサ
   から受取った前記情報を前記制御手段に与えるシリアル
   通信手段； （ｄ＿４＿２）前記パラレル通信バスを介して前記プロ
   セッサに結合され、前記第１デバッグ・モードの場合、
   前記外部から与えられた命令を前記プロセッサに与え、
   前記第２デバッグモードの場合、前記プロセッサから前
   記情報を受取るパラレル通信手段； によつて構成されるレジスタ手段；ならびに（ｄ＿５）
   前記内部バスに結合され、前記プロセッサから受取つた
   命令アドレスの前記代替シーケンスに応答して、前記レ
   ジスタ手段をイネーブルにするアドレス・デコーダ手段
   ； によって構成されることを特徴とするデータ処理システ
   ム。 １０、前記第１デバッグ・モードの場合、デバッグ用周
   辺装置は外部から与えられた前記命令を前記プロセッサ
   に転送し、前記第２デバッグ・モードの場合、前記プロ
   セッサからの情報を受取ることを特徴とする請求項９記
   載のデータ処理システム。