JPH01192097A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01192097A JPH01192097A JP63017792A JP1779288A JPH01192097A JP H01192097 A JPH01192097 A JP H01192097A JP 63017792 A JP63017792 A JP 63017792A JP 1779288 A JP1779288 A JP 1779288A JP H01192097 A JPH01192097 A JP H01192097A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- circuit
- self
- ecc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔、産業上の利用分野〕
この発明は工゛ラー検査訂正回路（以下、ｒＥＣＣ回路
」と言う。）を内蔵した半導体記憶装置に関するもので
ある。
」と言う。）を内蔵した半導体記憶装置に関するもので
ある。
最近、ＭＯＳダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）の集積度が６４に、２５６Ｋ。
ＲＡＭ）の集積度が６４に、２５６Ｋ。
１Ｍビットと進んでくると、１メモリセル当りの蓄積容
量が小さくなり、この結果、α線によるソフトエラー率
が大きくなる。このようなソフトエラー率を低減するた
めにＥＣＣ回路をオンチップしたＤＲＡＭは既に知られ
ている（参照： Ｊ、Ｙａｍａｄ、ａ、 Ｔ、 Ｎａｎ
ｏ、 Ｊ、 Ｉ ｎｏｕｅ、 Ｓ、 Ｎａｋａｊ ｉａ
ａ、 Ｔ、 Ｈａｔｓｕｄａ、 ”Ａ Ｓｕｂｍｉｃｒ
ｏｎ ＶＬＳＩ Ｍｅｍｏｒｙ Ｗｉｔｈ ａ
４ｂ−ａｔ−ａ−ｔｉｍｅ Ｂｕｉｌｔ−ｉｎ
ＥＣＣＣｊｒｃ、ｕｉｔ−ＩＳＳＣＣＴｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ、ｐｇ１１０４−１０５．１９８４
；および伊達、山田、真野ｒＩＭｂＤＲＡＭにおける自
己訂正回路」電子通信学会。
量が小さくなり、この結果、α線によるソフトエラー率
が大きくなる。このようなソフトエラー率を低減するた
めにＥＣＣ回路をオンチップしたＤＲＡＭは既に知られ
ている（参照： Ｊ、Ｙａｍａｄ、ａ、 Ｔ、 Ｎａｎ
ｏ、 Ｊ、 Ｉ ｎｏｕｅ、 Ｓ、 Ｎａｋａｊ ｉａ
ａ、 Ｔ、 Ｈａｔｓｕｄａ、 ”Ａ Ｓｕｂｍｉｃｒ
ｏｎ ＶＬＳＩ Ｍｅｍｏｒｙ Ｗｉｔｈ ａ
４ｂ−ａｔ−ａ−ｔｉｍｅ Ｂｕｉｌｔ−ｉｎ
ＥＣＣＣｊｒｃ、ｕｉｔ−ＩＳＳＣＣＴｅｃｈｎｉｃａ
ｌ Ｄｉｇｅｓｔ、ｐｇ１１０４−１０５．１９８４
；および伊達、山田、真野ｒＩＭｂＤＲＡＭにおける自
己訂正回路」電子通信学会。
半導体トランジスタ研究会資料、、 ５ＳＤ８４−２１
．ｐｐ５１−５８、 １９８４年 ５月）。
．ｐｐ５１−５８、 １９８４年 ５月）。
上述のＦＣＣ回路内蔵ＤＲＡＭでは、メモリセルアレイ
の特定番地の複数セルデータを特定の方法で水平群と垂
直群とに分類し、各水平群と各垂直群毎のパリティチエ
ツク情報をパリティチエツク用セルアレイに記憶すると
いういわゆる水平垂直方式が採用されている。このよう
な方式において、あるメモリセルのデータを読出す際に
は、このメモリセルに属する水平セルおよび垂直セルの
各パリティを演算し、この演算されたパリティとパリテ
ィチエツク用セルアレイに記憶されている対応のパリテ
ィとの比較結果に応じてメモリセルから読出されたデー
タを訂正するものである。
の特定番地の複数セルデータを特定の方法で水平群と垂
直群とに分類し、各水平群と各垂直群毎のパリティチエ
ツク情報をパリティチエツク用セルアレイに記憶すると
いういわゆる水平垂直方式が採用されている。このよう
な方式において、あるメモリセルのデータを読出す際に
は、このメモリセルに属する水平セルおよび垂直セルの
各パリティを演算し、この演算されたパリティとパリテ
ィチエツク用セルアレイに記憶されている対応のパリテ
ィとの比較結果に応じてメモリセルから読出されたデー
タを訂正するものである。
上述のＦＣＣ回路の動作はリフレッシュ動作と同期して
実行されている。つまり、リフレッシュ動作と共に特定
メモリセルの記憶データを検査し、誤りが検出されたと
きには正しいデータを再書込みするというリード・モデ
ィファイ・ライトモードによりＥＣＣパトロールが実行
される。たとえば、マトリクス状に配列された複数のメ
モリセルに対して、リフレッシュ動作を行なうために、
リフレッシュアドレスカウンタにより行（ワード線）を
順次指定し、ＥＣＣパトロールを行うためにＥＣＣ用コ
ラムアドレスカウンタにより列（ビット線対）を順次指
定する。この場合、リフレッシュサイクルを８ｍｓとし
、１列のピット幅を１１０２４（１ビットＲＡＭ）とす
れば、パトロール周期は約８６である。すなわち、上記
リフレッシュサイクル毎に上述のＥＣＣ用コラムアドレ
スカウンタは＋１歩進されている。従って、１リフレツ
シユサイクル毎に１列（１０２４ピツト）の記憶データ
が検査されて正しいデータが書込まれ、この結果、１Ｍ
ビットＲＡＭの全メモリセルのＥＣＣパトロールはリフ
レッシュサイクル×１行のビット幅（１０２４）となり
、約８Ｓで行われる。
実行されている。つまり、リフレッシュ動作と共に特定
メモリセルの記憶データを検査し、誤りが検出されたと
きには正しいデータを再書込みするというリード・モデ
ィファイ・ライトモードによりＥＣＣパトロールが実行
される。たとえば、マトリクス状に配列された複数のメ
モリセルに対して、リフレッシュ動作を行なうために、
リフレッシュアドレスカウンタにより行（ワード線）を
順次指定し、ＥＣＣパトロールを行うためにＥＣＣ用コ
ラムアドレスカウンタにより列（ビット線対）を順次指
定する。この場合、リフレッシュサイクルを８ｍｓとし
、１列のピット幅を１１０２４（１ビットＲＡＭ）とす
れば、パトロール周期は約８６である。すなわち、上記
リフレッシュサイクル毎に上述のＥＣＣ用コラムアドレ
スカウンタは＋１歩進されている。従って、１リフレツ
シユサイクル毎に１列（１０２４ピツト）の記憶データ
が検査されて正しいデータが書込まれ、この結果、１Ｍ
ビットＲＡＭの全メモリセルのＥＣＣパトロールはリフ
レッシュサイクル×１行のビット幅（１０２４）となり
、約８Ｓで行われる。
第４図は従来のＦＣＣ回路内蔵のＤＲＡＭのリフレッシ
ュ動作を示すタイミング図である。以下同図を参照して
動作の説明する。通常のすべてのアクセス動作たとえば
読出しサイクルはコラムアドレスストローブ信号（以下
、ＣＡＳ信号）の非活性状ｆｆ！（ＣＡＳ−“１″もし
くはハイレベル）のときにローアドレスストローブ信号
（以下、ＲＡＳ信号）を活性化（ＲＡＳ−’“０″もし
くはローレベル）させることにより開始するが、リフレ
ッシュ動作はＲＡＳ信号の活性化に先立ちＣＡＳ信号を
活性化させることにより開始する（ＣＡＳｂｅｆｏｒｅ
ＲＡ Ｓリフレッシュという）。言い換える“Ｈ”レベ
ルであれば通常のアクセス動作が行われ、ＣＡＳ信号が
“Ｌ”レベルであればリフレッシュ動作が行われる。こ
のリフレッシュ動作はチップ内蔵のリフレッシュ用ロー
アドレスカウンタの指示でリフレッシュアドレスが与え
られるので、外部からリフレッシュアドレスを与える必
要はない。したがって、第４図において１、時刻ｔｏ以
前はアクセス動作たとえば読出しサイクルである。
ュ動作を示すタイミング図である。以下同図を参照して
動作の説明する。通常のすべてのアクセス動作たとえば
読出しサイクルはコラムアドレスストローブ信号（以下
、ＣＡＳ信号）の非活性状ｆｆ！（ＣＡＳ−“１″もし
くはハイレベル）のときにローアドレスストローブ信号
（以下、ＲＡＳ信号）を活性化（ＲＡＳ−’“０″もし
くはローレベル）させることにより開始するが、リフレ
ッシュ動作はＲＡＳ信号の活性化に先立ちＣＡＳ信号を
活性化させることにより開始する（ＣＡＳｂｅｆｏｒｅ
ＲＡ Ｓリフレッシュという）。言い換える“Ｈ”レベ
ルであれば通常のアクセス動作が行われ、ＣＡＳ信号が
“Ｌ”レベルであればリフレッシュ動作が行われる。こ
のリフレッシュ動作はチップ内蔵のリフレッシュ用ロー
アドレスカウンタの指示でリフレッシュアドレスが与え
られるので、外部からリフレッシュアドレスを与える必
要はない。したがって、第４図において１、時刻ｔｏ以
前はアクセス動作たとえば読出しサイクルである。
時間ｔ。〜ｔ１は読出しサイクル延長のリフレッシュサ
イクル〈°°旧ｄｄｅｎ ｒｅｆｒｅｓｈ”と言われる
）であり、時間ｔ 〜ｔ３もリフレッシュサイクルであ
る。なお、時刻ｔ１にてＣＡＳ信号を非活性化するのは
出力データ端子Ｄ を高インピーダン０υ■ スにするためである。いずれのリフレッシュサイクル（
Ｉ）、（ｎ）においても、ＲＡＳ信号の立下りでリフレ
ッシュを開始し、立上りで１つのローリフレッシュを終
了してリフレッシュ用ローアドレスを１ビツトだけイン
クリメントする。このサイクルをリフレッシュサイクル
数だけ行うことによりメモリセル全部のＥＣＣ機能付き
リフレッシュ動作を完了する。
イクル〈°°旧ｄｄｅｎ ｒｅｆｒｅｓｈ”と言われる
）であり、時間ｔ 〜ｔ３もリフレッシュサイクルであ
る。なお、時刻ｔ１にてＣＡＳ信号を非活性化するのは
出力データ端子Ｄ を高インピーダン０υ■ スにするためである。いずれのリフレッシュサイクル（
Ｉ）、（ｎ）においても、ＲＡＳ信号の立下りでリフレ
ッシュを開始し、立上りで１つのローリフレッシュを終
了してリフレッシュ用ローアドレスを１ビツトだけイン
クリメントする。このサイクルをリフレッシュサイクル
数だけ行うことによりメモリセル全部のＥＣＣ機能付き
リフレッシュ動作を完了する。
上記したリフレッシュ動作は、例えば第５図で示したよ
うな回路により行われる。同図において、１はたとえば
２５６にピットのメモリセルアレイであって、そのワー
ド線はローアドレスバッファ２およびローデコーダ３に
よって選択され、ビット線はコラムアドレスバッファ４
およびコラムデコーダ５によって選択される。６はセン
スアンプ（Ｉ１０ゲートも含む）である。 ゛ 〇−系回路である０−アドレスバッファ２．ローデコー
ダ３．およびセンスアンプ６はロー系のクロックジェネ
レータ７のプリチャージングラ０ツタ信号φＲによって
動作する。なお、φＲはクロック信号の集合であり、各
部２．３．６には異なるタイミングでクロック信号が供
給される。り０ツクジエネレータ７にはＲＡＳ信号と共
にσλＳ信号が供給されており、ＲＡＳ信号の活性化に
先立ちＣＡＳ信号を活性化したときには、クロックジェ
ネレータ７はクロック信号φ８４．を発生してリフレッ
シュ制御回路８を動作させてリフレッシュ動作を行わせ
る。すなわち、リフレッシュ制御回路８はリフレッシュ
アドレスカウンタ９により行（ワード線）を順次指定さ
せ、分周５ｉ１１０を介してパトロール用アドレスカウ
ンタ１１により列（ビット線）を順次指定させる。
うな回路により行われる。同図において、１はたとえば
２５６にピットのメモリセルアレイであって、そのワー
ド線はローアドレスバッファ２およびローデコーダ３に
よって選択され、ビット線はコラムアドレスバッファ４
およびコラムデコーダ５によって選択される。６はセン
スアンプ（Ｉ１０ゲートも含む）である。 ゛ 〇−系回路である０−アドレスバッファ２．ローデコー
ダ３．およびセンスアンプ６はロー系のクロックジェネ
レータ７のプリチャージングラ０ツタ信号φＲによって
動作する。なお、φＲはクロック信号の集合であり、各
部２．３．６には異なるタイミングでクロック信号が供
給される。り０ツクジエネレータ７にはＲＡＳ信号と共
にσλＳ信号が供給されており、ＲＡＳ信号の活性化に
先立ちＣＡＳ信号を活性化したときには、クロックジェ
ネレータ７はクロック信号φ８４．を発生してリフレッ
シュ制御回路８を動作させてリフレッシュ動作を行わせ
る。すなわち、リフレッシュ制御回路８はリフレッシュ
アドレスカウンタ９により行（ワード線）を順次指定さ
せ、分周５ｉ１１０を介してパトロール用アドレスカウ
ンタ１１により列（ビット線）を順次指定させる。
コラム系回路であるコラムデコーダ５はコラム系のクロ
ックジェネレータ１２のブリチャージングクロック信号
φＣによって動作する。クロックジェネレータ１２には
クロックジェネレータ７の出力り０ツクとＣＡＳ信号と
の論理信号すなわちゲート１３によってゲートされたＣ
ＡＳ’信号が供給されている。
ックジェネレータ１２のブリチャージングクロック信号
φＣによって動作する。クロックジェネレータ１２には
クロックジェネレータ７の出力り０ツクとＣＡＳ信号と
の論理信号すなわちゲート１３によってゲートされたＣ
ＡＳ’信号が供給されている。
１４はクロックジェネレータ１２の出力およびライトイ
ネーブル信号ＷＥによって動作するライトクロックジェ
ネレータ、１５は入力データＤＩＮを入力するデータ人
力バッファ、１６はＦＣＣ回路、１７は出力データＤ。
ネーブル信号ＷＥによって動作するライトクロックジェ
ネレータ、１５は入力データＤＩＮを入力するデータ人
力バッファ、１６はＦＣＣ回路、１７は出力データＤ。
Ｕ□を出力する出力バッファ、ｖ 、■ は電源電圧で
ある。
ある。
ｃｃ ｓｓ
なお、ロードアドレスバッファ２には、外部アドレス信
号Ａｏ〜へ８とリフレッシュアドレスカウンタ９のアド
レス信号とがマルチプレクスされて供給されており、リ
フレッシュモードにおいては図示しないマルチプレクサ
によってリフレッシュアドレスカウンタ９のアドレス信
号が供給される。また、コラムアドレスバッファ４には
、外部アドレス信号へ〇〜Ａ８とパトロール用アドレス
カウンタ１１のアドレス信号とがマルチプレクスされて
供給されており、リフレッシュモードにおいては図示し
ないマルチプレクサによってパトロール用アドレスカウ
ンタ１１のアドレス信号が供給される。さらに、外部ア
ドレス信号Ａ。−Ａ８はローアドレスおよびコラムアド
レスとして時分割的に転送される。
号Ａｏ〜へ８とリフレッシュアドレスカウンタ９のアド
レス信号とがマルチプレクスされて供給されており、リ
フレッシュモードにおいては図示しないマルチプレクサ
によってリフレッシュアドレスカウンタ９のアドレス信
号が供給される。また、コラムアドレスバッファ４には
、外部アドレス信号へ〇〜Ａ８とパトロール用アドレス
カウンタ１１のアドレス信号とがマルチプレクスされて
供給されており、リフレッシュモードにおいては図示し
ないマルチプレクサによってパトロール用アドレスカウ
ンタ１１のアドレス信号が供給される。さらに、外部ア
ドレス信号Ａ。−Ａ８はローアドレスおよびコラムアド
レスとして時分割的に転送される。
検査系回路すなわちＦＣＣ回路１６はクロックジェネレ
ータ信号φ。とＣＡＳ信号との論理和を発生するオアゲ
ート１８のブリチャージングクロツタ信号φ によっ
て動作する。
ータ信号φ。とＣＡＳ信号との論理和を発生するオアゲ
ート１８のブリチャージングクロツタ信号φ によっ
て動作する。
ＣＣ
〔発明が解決しようとする課題〕
従来のＦＣＣ回路内蔵のＤＲＡＭは以上のように構成さ
れており、第４図に示すようなタイミングでＲＡＳ信号
及びσＸ１信号を発生させる必要があるため、煩雑なり
ロック制御を必要とする問題点があった。
れており、第４図に示すようなタイミングでＲＡＳ信号
及びσＸ１信号を発生させる必要があるため、煩雑なり
ロック制御を必要とする問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、簡単なりロック制御によりリフレッシュ動作
と同期してＦＣＣ回路を動作させることのできる半導体
記憶装置を得ることを目的とする。
たもので、簡単なりロック制御によりリフレッシュ動作
と同期してＦＣＣ回路を動作させることのできる半導体
記憶装置を得ることを目的とする。
この発明にかかる半導体記憶装置は、セルフリフレツー
シュ動作に同期してエラー検査訂正回路を動作させてい
る。
シュ動作に同期してエラー検査訂正回路を動作させてい
る。
この発明においては、セルフリフレッシュ動作に同期し
てエラー検査訂正回路を動作させているため、セルフリ
フレッシュのクロック制御でエラー検査訂正回路の動作
を伴ったリフレッシュが行える。
てエラー検査訂正回路を動作させているため、セルフリ
フレッシュのクロック制御でエラー検査訂正回路の動作
を伴ったリフレッシュが行える。
（実施例〕
第１図はこの発明の一実施例であるＤＲＡＭを示す回路
図である。以下、第５図で示した従来例と異なる点につ
いてのみ述べる。
図である。以下、第５図で示した従来例と異なる点につ
いてのみ述べる。
同図に示すように、リフレッシュ制御回路８にリフレッ
シュ制御信号ＲＥＦが入力されており、リフレッシュ制
御信号ＲＥＦがＬ”レベルになると起動する。リフレッ
シュ制御回路８が起動するとセルフリフレッシュタイマ
１８により発生するタイマ信号８１８の立上りをトリガ
にしてリフレッシュを行う。このタイマ信号Ｓ８は第２
図に示すように所定時間■１ごとに立上る信号である。
シュ制御信号ＲＥＦが入力されており、リフレッシュ制
御信号ＲＥＦがＬ”レベルになると起動する。リフレッ
シュ制御回路８が起動するとセルフリフレッシュタイマ
１８により発生するタイマ信号８１８の立上りをトリガ
にしてリフレッシュを行う。このタイマ信号Ｓ８は第２
図に示すように所定時間■１ごとに立上る信号である。
セルフリフレッシュはりフレツシ嗜ユ間隔をリフレッシ
ュ・サイクル数で割った数の周期で行えばよく、従来同
様、リフレッシュ間隔が８ｍｓの１Ｍｂ Ｄ ＲＡ
Ｍ （１０２４ｘ １０２４）であれば、リフレッシュ
サイクル数が１０２４であり、 ８ ｍ ｓ ／１０２４ ＝ ７．８１２５ ｕ
ＳとサイクルタイムＴＩを、セルフリフレッシュタイマ
で保証することになる。
ュ・サイクル数で割った数の周期で行えばよく、従来同
様、リフレッシュ間隔が８ｍｓの１Ｍｂ Ｄ ＲＡ
Ｍ （１０２４ｘ １０２４）であれば、リフレッシュ
サイクル数が１０２４であり、 ８ ｍ ｓ ／１０２４ ＝ ７．８１２５ ｕ
ＳとサイクルタイムＴＩを、セルフリフレッシュタイマ
で保証することになる。
また、リフレッシュ制御回路８からに出力信号は、分周
器１０及びリフレッシュアドレスカウンタ９及びＥＣＣ
コント０・−ル回路１９に与えられる。ＥＣＣコントロ
ール回路１９はリフレッシュを指示する信号がリフレッ
シュ制御回路８より与えられている期間にＦＣＣ回路１
６を駆動させることを指示するプリチャージングクロッ
ク信号φ、。。をＥＣＣ回路１６に与えている。
器１０及びリフレッシュアドレスカウンタ９及びＥＣＣ
コント０・−ル回路１９に与えられる。ＥＣＣコントロ
ール回路１９はリフレッシュを指示する信号がリフレッ
シュ制御回路８より与えられている期間にＦＣＣ回路１
６を駆動させることを指示するプリチャージングクロッ
ク信号φ、。。をＥＣＣ回路１６に与えている。
このような構成において、リフレッシュ制御信号ＲＥＦ
を活性化（Ｌ”レベル）させることでリフレッシュ制御
回路８が起動し、セルフリフレッシュタイマ１８のタイ
マ信号８１８に基づきセルフリフレッシュが行われる。
を活性化（Ｌ”レベル）させることでリフレッシュ制御
回路８が起動し、セルフリフレッシュタイマ１８のタイ
マ信号８１８に基づきセルフリフレッシュが行われる。
同時にリフレッシュ制御回路８からのリフレッシュ指令
により、ＥＣＣコントロール回路１９がＥＣＣ回路１６
をプ・リチャージングクロック信号φ により起動さ
ＣＣ せ、ることで、１サイクルタイムＴＴｒＩＩＪに１ビツ
トのエラー検査訂正を行い、７．８１２５ ［μ］Ｘ
１０２４Ｘ１０２４−８８で全ビットのエラー検査訂正
を行う。
により、ＥＣＣコントロール回路１９がＥＣＣ回路１６
をプ・リチャージングクロック信号φ により起動さ
ＣＣ せ、ることで、１サイクルタイムＴＴｒＩＩＪに１ビツ
トのエラー検査訂正を行い、７．８１２５ ［μ］Ｘ
１０２４Ｘ１０２４−８８で全ビットのエラー検査訂正
を行う。
ツク制御は必要とせず、リフレッシュ制御信号ＲＥＦを
“し”レベルにするだけで内部のセルフリフレッシュ１
８により自動的にＦＣＣ動作を伴うリフレッシュが行え
る。その結果、バッテリバックアップ時のように、煩雑
なりロック制御が望めないような場合でも、ＦＣＣ動作
を伴うリフレッシュが行えソフトエラーの低減が図れる
。
“し”レベルにするだけで内部のセルフリフレッシュ１
８により自動的にＦＣＣ動作を伴うリフレッシュが行え
る。その結果、バッテリバックアップ時のように、煩雑
なりロック制御が望めないような場合でも、ＦＣＣ動作
を伴うリフレッシュが行えソフトエラーの低減が図れる
。
なお、この実施例ではリフレッシュ制御信号ＲＥ、Ｆに
よりセルフリフレッシュを行ったが、第３図に示すよう
なりＲＡＭを用いることでＣＡ Ｓ ｂｅｆｏｒｅＲＡ
Ｓリフレッシュの開始タイミングでリフレッシュ制御
回路８を起動させ、セルフリフレッシュを行うこともで
きる。
よりセルフリフレッシュを行ったが、第３図に示すよう
なりＲＡＭを用いることでＣＡ Ｓ ｂｅｆｏｒｅＲＡ
Ｓリフレッシュの開始タイミングでリフレッシュ制御
回路８を起動させ、セルフリフレッシュを行うこともで
きる。
以上説明したように、この発明によれば、セルフリフレ
ッシュ動作に同期してエラー検査訂正回路を動作させて
いるため、簡単なりロックｌｊＪ ＩＩＩによりリフレ
ッシュ動作と同期してＦＣＣ回路を動作させることがで
きる。
ッシュ動作に同期してエラー検査訂正回路を動作させて
いるため、簡単なりロックｌｊＪ ＩＩＩによりリフレ
ッシュ動作と同期してＦＣＣ回路を動作させることがで
きる。
第１図はこの発明の一実施例であるＦＣＣ回路内蔵のＤ
ＲＡＭを示す回路図、第２図はセルフリフレッシュタイ
マのタイマ信号の波形を示すタイミング図、第３図はこ
の発明の他の実施例であるＦＣＣ回路内蔵のＤＲＡＭを
示す回路図、第４図ＦＣＣ回路を動作させる時の波形を
示したタイミング図、第５図は第４図のタイミング図に
よるリフレッシュ動作を行うＦＣＣ回路内蔵のＤＲＡＭ
を示す回路図である。 図において、８はリフレッシュ制御回路、１６はＦＣＣ
回路、１８はセルフリフレッシュタイマ、１９はＦＣＣ
コントロール回路、ＲＥＦはリフレッシュ制御信号であ
る。 なお、各図中同一符号は同一または相当部分を示す。
ＲＡＭを示す回路図、第２図はセルフリフレッシュタイ
マのタイマ信号の波形を示すタイミング図、第３図はこ
の発明の他の実施例であるＦＣＣ回路内蔵のＤＲＡＭを
示す回路図、第４図ＦＣＣ回路を動作させる時の波形を
示したタイミング図、第５図は第４図のタイミング図に
よるリフレッシュ動作を行うＦＣＣ回路内蔵のＤＲＡＭ
を示す回路図である。 図において、８はリフレッシュ制御回路、１６はＦＣＣ
回路、１８はセルフリフレッシュタイマ、１９はＦＣＣ
コントロール回路、ＲＥＦはリフレッシュ制御信号であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）エラー検査訂正回路を内蔵した半導体記憶装置に
おいて、 セルフリフレッシュ動作と同期して前記エラー検査訂正
回路を動作させることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017792A JPH01192097A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017792A JPH01192097A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192097A true JPH01192097A (ja) | 1989-08-02 |
Family
ID=11953563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017792A Pending JPH01192097A (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192097A (ja) |
-
1988
- 1988-01-27 JP JP63017792A patent/JPH01192097A/ja active Pending
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