JPH0312395B2 - - Google Patents

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JPH0312395B2
JPH0312395B2 JP58015744A JP1574483A JPH0312395B2 JP H0312395 B2 JPH0312395 B2 JP H0312395B2 JP 58015744 A JP58015744 A JP 58015744A JP 1574483 A JP1574483 A JP 1574483A JP H0312395 B2 JPH0312395 B2 JP H0312395B2
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dynamic ram
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Sharp Corp
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 ａ 発明の技術分野 本発明は、パーソナルコンピユーター等に於け
るダイナミツクRAM（Random Access
Memory）のリフレツシユ方法に関し、特に比較
的簡単な回路でダイナミツクRAMのリフレツシ
ユ操作を行なうことができ、フロツピーデイス
ク・ドライブ装置の如きリアル性の高い高速デバ
イスをアクセスすることを可能にしたダイナミツ
クRAMのリフレツシユ方法に関する。
ｂ 従来技術及びその欠点 近年、半導体製造技術の進歩は目覚しく、IC
メモリーがコンピユータのメインメモリーとして
採用され、コストの低減と記憶密度のアツプとい
つた相反する問題を解決し、低価格、大容量の
ICメモリーを市場に供給して来た。特に、MOS
メモリーは市場ニーズが高く、ROM、スタテイ
ツクRAM、ダイナミツクRAMがある。このう
ち特にダイナミツクRAMはスタテツクRAMと
比較して、データを保持するためにリフレツシユ
という操作を定期的（普通は2msごと）に行う必
要があり、アドレスが与えられてからデータが出
力されるまでの間にコントロール信号の遅延を見
込まなくてはならないという不利を背負つている
ため、同じアクセスタイムを持つ素子で比較する
と、ダイナミツクはスタテイツクに比べて、スピ
ード的には不利であるが、高密度、コスト面、使
い易さの点から、高密度記憶（例えば16Kバイト
以上）のシステムではダイナミツクRAMが有利
である。ダイナミツクRAMのビツト情報は、ビ
ツトセルのキヤパシタに電荷として貯えられる。
その構成を示すと第１図のようになつている。書
込みの場合には、データが入力に与えられ、スイ
ツチS1が閉じられる。データによつて、キヤパシ
タＣはチヤージ／デイスチヤージされる。読出し
の場合には、スイツチS2が閉じられ、シヤパシタ
Ｃの電圧が比較器CPのレフアレンス電圧Vrefと
比較されて、その電圧によつて、１か０が出力側
に出力される。データを保持しているモードで
は、すべてのスイツチS1，S2，S3が開いており、
データはキヤパシタＣに保たれている。しかしな
がら、MOSキヤパシタの特牲として洩れ抵抗Ｒ
があるため、キヤパシタの電荷は、徐々にデイス
チヤージしてゆく。そこで、リフレツシユという
操作が、ダイナミツクRAMには不可欠となる。
それゆえ、ダイナミツクRAMのコントローラ
は、ビツトセルに貯えられているデータが保持さ
れるように、必要な頻度（通常2ms）でリフレツ
シユ操作を行わなくてはならない。従来、ダイナ
ミツクRAMのリフレツシユ操作としては、すべ
ての行を或る時間（例えば2ms）内に連続的にリ
フレツシユするバースト・モード・リフレツシユ
法と、或る時間々隔で１行ずつ、順次リフレツシ
ユを行うサイクル・スチール・リフレツシユ法
（又はシングル・サイクル・リフレツシユ法）な
どがある。
しかしながら、前者のバースト・モード・リフ
レツシユ方法は、比較的簡単な回路で実現できる
が、周期的にかなり長時間（数10μs）、CPU（中
央処理装置）の動作を停止させるため、フロツピ
ーデイスクドライブ装置の如きリアル性の高い高
速デバイスをアクセスできない場合があるという
問題がある。一方、後者のサイクル・スチール・
リフレツシユ法は、CPUのバスサイクルの余剰
時間を利用しているためCPUの動作を停止させ
ることがなく、実質的にCPUの実行速度を落す
ことがないという利点があるが、その為の回路に
かなりの高速性が要求され、タイミングの管理が
困難であるなどの問題点を有していた。
こヽで、上記２つのリフレツシユ方法の内、特
にバースト・モード・リフレツシユ法の問題点に
ついて図面を参照して説明する。
第２図の要部ブロツク図及び第３図のそのフロ
ーチヤートは、特にマイクロプロセツサーを構成
するCPU（中央処理装置）へロードされたダイナ
ミツクRAM（DRAM）のデータ内容をフロツピ
ーデイスクコントローラ（FCC）へ連続して送
出する場合、ダイナミツクRAMからCPU内へロ
ードする時、丁度ダイナミツクRAMのバース
ト・モード・リフレツシユ操作期間に遭遇すると
CPUが長時間待機させられ、その結果フロツピ
ー・デイスク・コントローラー（FDC）への
CPU内へロードしたダイナミツクRAMの内容の
書込みが規定時間内に実行できないという不都合
があることを示している。図において、DRAM
はダイナミツクRAM、FDCはフロツピー・デイ
スク・コントローラー、FDDはフロツピー・デ
イスク装置、CPUは中央処理装置であり、一方、
各信号として、DRQはFDCからCPUに対してデ
ータを要求するデータリクエスト信号、及び
WTはCPUからFDCに対する読出し及び書込み
信号である。こヽで、CPUが実行するウローチ
ヤートに基づきブロツク回路の動作を説明すれ
ば、まずステツプS1においてフロツピー・デイス
ク・コントローラからCPUに対してデータ要求
があれば（DRQ＝“Ｈ”）、ステツプS2へと進み、
アドレス指定されたダイナミツクRAM（DRAM）
の内容がCPU内へロードされる。次にCPU内に
一旦ロードされたダイナミツクRAMの内容はフ
ロツピーデイスクコントローラー（FDC）へ送
出され（S3）、これはCPUへロードしたDRAM
の内容がすべてFDCへ送出するまで続けられる
（S4）。上記に於て、フロツピー・デイスク・コン
トローラー（FDC）は一種のマイクロプロセツ
サーで構成することができ、FDDとして単密フ
ロツピー・デイスクを用いる場合は、データ・リ
クエスト信号（DRQ）を受けてから、ダイナミ
ツクRAM（DRAM）の内容を32マイクロ秒以内
にフロツピーデイスクコントローラーへ送出する
必要が生じる。即ち、これは第２図のフローチヤ
ートに於てS1〜S3の処理期間に相当し、実際には
約30μs以内である。このようなプログラムのシス
テムで、CPUへ一旦ロードされたダイナミツク
RAMの内容をフロツピーデイスクコントローラ
ーへ送出する場合、ダイナミツクRAMからCPU
へロードする際、丁度ダイナミツクRAMのバー
スト・モード・リフレツシユ操作期間に遭遇する
とCPUは長時間待機され、その結果がフロツピ
ーデイスクコントローラーへの書込みが規定時間
内に実行できないという不都合がある。これを避
けるために、リフレツシユ操作を停止させればよ
いが、そうすると、ダイナミツクRAMのリフレ
ツシユ周期（通常２ｍｓ）を越えてしまい、ダイ
ナミツクRAMの内容が破壊されてしまうという
欠点があつた。
ｃ 本発明の目的 本発明の目的は上記従来のダイナミツクRAM
のリフレツシユ方法による問題点を解決すること
であり、特に比較的簡単な回路でダイナミツク
RAMのリフレツシユ操作が行なえ、フロツピ
ー・デイスクの如きリアル性の高い高速デバイス
をアクセスすることが可能な新規なダイナミツク
RAMのリフレツシユ方法を提供することであ
る。
また、ダイナミツクRAMのリフレツシユ機能
を有しないCPUに於て、フロツピー・デイスク
の如き高速デバイスをアクセスする場合、リフレ
ツシユ操作によるタイムアウトを生じることな
く、またダイナミツクRAMを破壊することなく
実現できるダイナミツクRAMのリフレツシユ方
法を提供することである。
更にまた、フロツピーデイスクコントローラー
からCPUに対して要求されるデータリクエスト
信号（DRQ）をチエツクするためにCPUの命令
の一つであるIN命令（Ｉ／Ｏ空間（領域）をア
クセスする命令）を利用することである。即ち、
第３図のフローチヤートにおける数μsec期間のS1
ステツプのループの検出（DRQ＝“Ｈ”？）を
IN命令（およびフロツピーデイスクコントロー
ラへ書込みするときのOUT命令）に基づいてダ
イナミツクRAMのリフレツシユを行うことであ
る。このようにすればダイナミツクRAMは破壊
することなくフロツピーデイスクコントローラー
への書込みが実行できる。
その他の目的および特徴は以下に図面を参照し
て説明する本発明の一実施例によりさらに明らか
にされる。
ｄ 実施例 第４図は、本発明によるダイナミツクRAMの
リフレツシユ方法を実現するための一実施例のブ
ロツク回路図である。
＜回路構成＞ 図において、１は命令を解読し実行するCPU
（中央処理装置）、２はダイナミツクRAM４をリ
フレツシユ制御するためのダイナミツクRAMコ
ントローラ、３はアドレスデコーダー、４は入力
された情報をダイナミツクに記憶し、規定の時間
内にリフレツシユを必要とするダイナミツク
RAM（DRAM）、５はフロツピーデイスク装置を
コントロールする一種のマイクロプロセツサーで
構成できるフロツピー・デイスク・コントローラ
ー（FDC）、６はデータ転送路をなすマルチプレ
クサー（MUX）、７はフロツピー・デイスク装
置、８はビツトカウンター（例えば７ビツト）で
あり、リフレツシユのため行アドレスを１つずつ
進ませるためのリフレツシユアドレス信号
（REFA）を発生するリフレツシユカウンタ、９，
１０はフリツプフロツプ群などより構成される
Ｉ／Ｏポート、１１はその他のメモリーを表わし
ている。
上記Ｉ／Ｏポート１０は、FDCコントローラ
５からのデータリクエスト（DRQ）信号によつ
て少なくともその一部がセツトされ、DRQ信号
がFDCコントローラ５から発生したことをCPU
１からのIN命令（Ｉ／Ｏ空間をアクセスする命
令）でＩ／Ｏポート１０の内容を指定しアドレス
バスを介して読み込むものである。つまり、
DRQ信号がHighレベルかLowレベルかをCPUか
らのIN命令で行わせることにより、このDRQ信
号検出期間（数μsec）内にダイナミツクRAMの
リフレツシユをダイナミツクRAMコントローラ
ーの制御により行うようにしている。
次に各信号について説明すると次の通りであ
る。
CPUA…CPUから出力されるアドレスバス信号
であり、フロツピー・デイスコントローラ５
（FDC）及び他のメモリ１１（Ｍ）もしくは
Ｉ／Ｏ空間（領域）のアドレス選択に共有され
る。
…CPUからの読出し信号 …CPUからの書込み信号 …DRAMCからCPUへ与えられる待機信
号であり、CPUのバスアクセスを引延ばす。
IO／…CPUがＩ／Ｏ空間（領域）またはメモ
リー空間のいずれをアクセス選択するかを示す
信号。
MDDE…DRAMCに対し、バースト・モード・
リフレツシユモードであるか本発明に係るＩ／
Ｏアドレス選択モード期間に於けるリフレツシ
ユモードであるかを指示する信号である。本発
明では、メモリアクセスモードに於けるダイナ
ミツクRAMのリフレツシユをバースト・モー
ドリフレツシユ、一方、Ｉ／Ｏ（フロツピーデ
イスクドライブなど）アクセスモードに於ける
ダイナミツクRAMのリフレツシユをＩ／Ｏリ
フレツシユと呼称する。このＩ／Ｏリフレツシ
ユは広義に解釈すればサイクル・スチール・リ
フレツシユ（或いはシングル・サイクル・リフ
レツシユ）の一種ということができる。
MODE信号は、Ｉ／Ｏポート９から出力され、
CPU１からの指示によつてなされう。この
MODE信号は、CPUをコントロールするため
のROM又はRAMに予めモードを指示する信
号を出力するためのプログラムとして記憶され
ている。上記Ｉ／Ｏポートは例えば複数のフリ
ツプフロツプで構成することができる。本発明
実施例によれば、IO／＝“Ｈ”（IO空間アク
セス）及びMODE＝“Ｈ”（IOリフレツシユモ
ード）の期間にダイナミツクRAMのリフレツ
シユが行われる。
ACREQ…CPUがダイナミツクRAMのアクセス
を要求していることを示すアクセス要求信号で
あり、CPUからアドレス・デコーダー３を介
して出力される。つまり、一般のデバイスに対
するROMチツプアドレスに類似する。
REFA…カウンタRCより出力される信号で、ダ
イナミツクRAMのリフレツシユのため行アド
レスを１つずつ進ませ、ダイナミツクRAMの
リフレツシユアドレスとして用いられる。
DRAMA…マルチプレクサーMUXから出力され
る信号で、CPUA信号またはREFA信号のいず
れかに相当する。
ASW…ダイナミツクRAMにCPUA信号または
REFA信号のいずれの信号を出力するかを選択
切換する信号である。
…行アドレス選択信号である。
…列アドレス選択信号である。は
CPUAの上位又は下位８ビツトのアドレス信号
のいずれかをMUX内で選択切換してダイナミ
ツクRAMへ供給する役目をもつ。
…ダイナミツクRAMへの書込み信号である。
＜動作＞ 次に、上記第４図のブロツク回路に於て、特に
ダイナミツクRAMコントローラーの動作を第５
図のタイミングチヤートに基づいて説明される。
メモリー空間（領域）アクセスの場合 CPU１からアドレスバス信号（CPUA）がア
ドレスバスラインに出力されると、このCPUA信
号はマルチプレクサー６を介してダイナミツク
RAM４をアクセスとすると同時に、アドレスデ
コーダ（ADD）３に加えられ、ADD３からのア
クセス要求信号ACRQがダイナミツクRAMコン
トローラ２をアクセスする（ａ点）。この時点で
IO／＝“Ｌ”（メモリ空間アクセスモード）で
ある為、DRAMコントローラー２はASW信号
（CPUA信号とREFA信号との切換え）を出力し、
ASW信号によりCPUA信号を書込み（）又
は読出し（）信号に基づいてダイナミツク
RAM４へ書込み又は読出しする。タイムチヤー
トはDRAMの読出しを示す。DRAMの読出し期
間において、列アドレス選択信号は期間の
前半部がHighレベルである為、信号は
DRAMコントローラ２から出力されず、CPUか
らのアドレス信号CPUAの上位８ビツト（１で示
す。）がDRAM４に与えられ読出される。期間の
後半では＝“Ｌ”となり、DRAMコントロー
ラー２から信号が出力（ｂ点）され、アド
レスバス信号CPUAの下位８ビツト（２で示す）
がDRAM４へ与えられて読み出される。このと
きDRAMコントローラ２からCPU１へHighレベ
ルの信号が与えられ、CPUの動作は停止
することはない。CPUは一定時間経過後、読出
し又は書込み信号（又は）をインアクテ
イブにするのでDRAMコントローラ２も、
RAS、の各信号をインアクテイブにしてバス
サイクルを終了する（ｃ点）。以上のようにして
DRAMの読出しが行なわれる。
一方、CPUが他のメモリー１１やＩ／Ｏポー
ト等のデバイスをアクセスする時は、ACREQ
（アクセス要求）信号は出力されない（即ち
ACREQ＝“Ｌ”）ので、従つて、DRAMコント
ローラ５から、信号は出力されない。
それゆえ、ダイナミツクRAM４のアドレス信号
（DRAMA）は不定でよい（３で示す）。
バースト・モード・リフレツシユ操作 CPUがダイナミツクRAMをアクセスしようと
した際、既にバースト・モード・リフレツシユサ
イクルに遭遇すると（ｄ点）、ダイナミツク
RAMコントローラ２からCPU１へ待機信号
（＝“Ｌ”）が発生し、待機信号が解除され
る迄バスサイクルを遅延させる。即ち、DRAM
コントローラ２はDRAM４の128行におけるリフ
レツシユ操作を実行し（ｅの期間）、終了すると
再度本来のバスサイクルを開始する（ｆ点）。そ
の時点で待機信号はインアクテイブとな
りｇ点においてCPUはバスサイクルを終了する Ｉ／Ｏ空間（領域）アクセスの場合 FDCコントローラ５がデータ要求信号DRQを
発生するとＩ／Ｏポート１０のフリツプフロツプ
群の一部はセツトされ、CPUは例えばIN命令
（Ｉ／Ｏ空間をアクセスする命令）に基づき、
Ｉ／Ｏポート１０の内容をバスラインを介して取
込む。CPUはDRQ命令がHighレベルかLowレベ
ルかのチエツクを行い（第３図のｌループ）、ｈ
点でCPUがＩ／Ｏ空間アクセスモードを指定
（IO／＝“Ｈ”）すると、以後Ｉ／Ｏデバイス空
間をアクセスしてこの期間のバスサイクルでダイ
ナミツクRAMのリフレツシユを１行ずつ実行す
るモードとなる。ｉ点で再度Ｉ／Ｏ空間をアクセ
スすると、このとき既にＩ／Ｏリフレツシユモー
ド（Ｉ／Ｏ空間アクセスモード時におけるリフレ
ツシユ）となつている為、DRAM４にリフレツ
シユ用カウンター８からリフレツシユ信号REFA
が、DRAMコントローラー２から信号が出
力される。RCカウンター８から出力される
REFA信号の内容は上記したｅ期間で128回リフ
レツシユした後の次の値である。つまりＩ／Ｏリ
フレツシユでは列アドレスアクセス選択信号
（）は出力されないので、ダイナミツク
RAM４のデータ端子はオープンとなつており、
従つて、CPUのデータバスに乗るデータとの衝
突は発生しない。図はIOリフレツシユを１行の
み行つた列を示しており、IO空間を読出すこと
によつてIOリフレツシユを１行のみ行つた後、
他のメモリーの読出しを行い、更にダイナミツク
RAMの読出しが行なわれる。このようにIOリフ
レツシユは、CPUがデータリクエスト信号
（DRQ）をチエツクするループ（第３図のループ
ｌ）はせいぜい数マイクロ秒（usec）の時間しか
要せず、しかも少なくともDRQ信号をチエツク
するためにCPUはIN命令、すなわちCPUがＩ／
Ｏ空間（領域）をアクセスする命令を実行する。
従つて、このCPUのIN命令又はフロツピーデイ
スクコントローラーへ書込むときのOUT命令の
実行に伴つてダイナミツクRAMのリフレツシユ
を行えば、ダイナミツクRAMは破壊されないと
いうことになる。上記実施例では、の期間中、
待機信号がアクテイブ（＝“Ｈ”）
となつているが、この時CPUがDRAMをアクセ
スせず他のメモリーを使用しているならば
WAIT信号は発生しないのでCPUはの期間中
でもリフレツシユモードを切換えることができ
る。このときDRAMコントローラ２はバースト
モードリフレツシユを停止し、直にＩ／Ｏリフレ
ツシユ・モードに入ることができる。
ｅ 効果 以上説明したように本発明のダイナミツク
RAMのリフレツシユ方法によれば、CPUをメモ
リアクセス待機状態にしてメモリをリフレツシユ
するバーストリフレツシユモードと、CPUをメ
モリアクセス待機状態にすることなくメモリをリ
フレツシユするＩ／Ｏリフレツシユモードとを備
え、特にフロツピーデイスク・ドライブ装置の如
きリアル性の高い高送デバイスをアクセスする場
合にＩ／Ｏリフレツシユモードとすることによ
り、比較的簡単な回路で、リフレツシユによるタ
イムアウトを生じることなく、しかもダイナミツ
クRAMの情報を破壊することなくリフレツシユ
操作が行なえる。
【図面の簡単な説明】
第１図はダイナミツクRAMのビツトセルの構
成を示す図、第２図は従来のダイナミツクRAM
におけるバースト・モード・リフレツシユ方法を
説明するためのブロツク回路図、第３図は同ブロ
ツク回路の動作を説明するためのフローチヤー
ト、第４図は本発明によるダイナミツクRAMの
リフレツシユ方法を実現するための一実施例のブ
ロツク回路図、第５図は第４図のブロツク回路、
特にDRAMコントローラーの動作説明に供する
タイミングチヤートである。 CPU：中央処理装置、DRAM：ダイナミツ
ク・ランダム・アクセス・メモリー、
DRAMC：ダイナミツクRAMコントローラー、
FDD：フロツピー・デイスク・ドライブ装置、
FDC：フロツピーデイスクドライブコントロー
ラー、MUX：マルチプレクサー、RC：リフレ
ツシユカウンター。

Claims (1)

  1. 【特許請求の範囲】 １ 中央処理装置CPUと、ダイナミツクRAM
    と、入出力装置Ｉ／Ｏとを具備するマイクロプロ
    セツサシステムにおいて、 前記ダイナミツクRAMの複数行を連続してリ
    フレツシユ操作するバーストリフレツシユモード
    と、前記中央処理装置が前記入出力装置をアクセ
    スする命令を検知して、該命令の検知毎に前記ダ
    イナミツクRAMを行単位にリフレツシユ操作す
    るＩ／Ｏリフレツシユモードとを有し、 前記中央処理装置の前記入出力装置のアクセス
    に先立つてリフレツシユモードの変更を指示する
    ステツプと、 前記ステツプによりＩ／Ｏリフレツシユモード
    が選択された場合は、前記中央処理装置の前記入
    力装置をアクセスする命令を検知した時に前記ダ
    イナミツクRAMを行単位にリフレツシユ操作す
    るステツプと、 を有するダイナミツクRAMのリフレツシユ方
    法。
JP58015744A 1983-01-31 1983-01-31 ダイナミツクｒａｍのリフレツシユ方法 Granted JPS59140694A (ja)

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JP58015744A JPS59140694A (ja) 1983-01-31 1983-01-31 ダイナミツクｒａｍのリフレツシユ方法
US06/480,374 US4706221A (en) 1983-01-31 1983-03-30 Refreshing of dynamic RAM
DE3311948A DE3311948A1 (de) 1983-01-31 1983-03-31 Auffrischvorrichtung fuer dynamische rams
GB08308982A GB2135086B (en) 1983-01-31 1983-03-31 Dynamic memory refreshing

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JPS59140694A JPS59140694A (ja) 1984-08-13
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