JPH01192115A - アライメントマーカーの形成方法 - Google Patents

アライメントマーカーの形成方法

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Publication number
JPH01192115A
JPH01192115A JP63015919A JP1591988A JPH01192115A JP H01192115 A JPH01192115 A JP H01192115A JP 63015919 A JP63015919 A JP 63015919A JP 1591988 A JP1591988 A JP 1591988A JP H01192115 A JPH01192115 A JP H01192115A
Authority
JP
Japan
Prior art keywords
alignment
electron beam
substrate
alignment marker
scribe lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63015919A
Other languages
English (en)
Inventor
Norihiko Matsunaga
徳彦 松永
Kenji Ishida
石田 賢二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63015919A priority Critical patent/JPH01192115A/ja
Publication of JPH01192115A publication Critical patent/JPH01192115A/ja
Pending legal-status Critical Current

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Landscapes

  • Electron Beam Exposure (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は半絶縁性の半導体基板を用いた電子ビーム及び
イオンビーム露光におけるアライメントマーカーの形成
方法に関する。
(従来の技術) 半絶縁性の半導体基板例えばG a A s基板におい
て電子ビームでゲートパターンを描画する際に、レジス
トの下地がG a A a基板表面の場合は電子ビーム
による電子がGaAs基板に蓄積され謂ゆるチャージア
ップが起こる。このチャージアップが電子ビームに影響
を与えアライメント精度の低下を招いていた。
(発明が解決しようとする課題) 以上述べてきたように半絶縁性の基板に電子ビームある
いはイオンビームによる電荷の存在する■ リツ′グラフィを用いた場合、前記基板におけるチャー
ジアップは避られなかった。
本発明は電子ビームあるいはイオンビーム露光時のチャ
ージアップを抑制し、良好なアライメント精度を実現す
ることを目的とする。
〔発明の構成〕
(課題を解決するための手段) 本発明は半絶縁性半導体基板に対する電子ビーム及びイ
オンビーム露光においてアライメントマ −一カーをス
クライブライン上に形成し、上記スクライブラインに対
しイオン注入及びアニールを施した後電子ビームあるい
はイオンビーム露光を行うことによシ前記基板のチャー
ジアップを抑制しアライメント精度を向上させることを
特徴とする。
(作用) 電子ビーム及びイオンビーム露光においてアライメント
マーカー近傍はアライメントを行うために数回ビームが
スキャンニングされそのため電荷が蓄積されやすい。そ
こで本発明のアライメントマーカーをスクライブライン
上に形成しスクライブラインに対しイオン注入、アニー
ルを行うことによシ、半絶縁性基板のスクライブライン
にあたる部分が導電性になシ、アライメントマーカー近
傍に入射した荷電粒子による電荷をスクライブライン全
体に拡散させることにより前記基板のチャージアップを
抑制することができる。
スクライブラインにイオン注入を行うことによシ、いか
なる構成のデバイスに対してもチャージアップを抑制す
ることができ、応用範囲が広い。
またスクライブラインにイオン注入を行りてもデバイス
の特性に影響を及ぼさずデバイスの特性に対する安全性
が高い。
スクライブラインに施すイオン注入は電子ビームあるい
はイオンビームで露光を行う前にデバイス形成で行うイ
オン注入、例えば電界効果型トランジスタにおける活性
層もしくはn層で一緒に形成することによ〕工程数を増
やさずに形成できる。
(実施例) 第1図乃至第4図を用いて本発明の形成方法における一
実施例について説明する。
まず、第1図およびその人−A断面図である菖2図に示
すよりに、半7F8縁性GaAs基板(1)の表百ニス
チッパー露光用アライメントマーカー(2) ト電子ビ
ーム露光用アライメントマーク(3)をレジスト(4)
でパターニングした後エツチングによシ基板(1)面に
掘り込みマーカーを形成する。
次に、第3図およびそのB−13断面図である第4図に
示すように、ステッパー用アライメントマーク(2)を
用いて活性層(5)及びスクライブライン(6)のレジ
ストパターンを形成し、イオン注入を行う。
イオン注入が施された部分を斜線())で示す。その後
、その他のイオン注入やアニールを行い電子ビームやイ
オンビーム描画を行う。
第5図は本発明によるアライメントマーカーを用いた製
造工程で電子ビーム露光を行った場合のアライメントず
れを示し、第6図に従来のアライメントマーカーで電子
ビーム露光を行った場合のアライメントずれを示してい
る。従来のアライメントマーカーを使用した場合、チャ
ージアップによると考えられる1μm以上の位置合せず
れが何箇所か生じているのがわかる。一方、本発明によ
るアライメントマーカーを使用した場合大幅な位置合せ
ずれが抑えられておシ、その結果アライメント精度が飛
躍的に向上し、半絶縁性基板に対しても使用可能レベル
であることが示される。
〔発明の効果〕
以上の構成によシ、アライメント精度の向上を図る事が
できる。
【図面の簡単な説明】 第1図は本発明のアライメントマーカー形成方法におけ
る一実施例を示した平面図、第2図は第1図のA−A断
面図、第3図は次の工程の平面図、第4図はB−B断面
図、第5図は本発明の詳細な説明するためのアライメン
トずれ分布図、第6図は従来の効果を説明するためのア
ライメントずれ分布図である。 1・・・半絶縁性の半導体基板 2・・・ステッパー露光用アライメントマーカー3・・
・電子ビーム露光用アライメントマーカー4・・・レジ
ストのマスク 5・・・活性層 6・・・スクライブライン 7・−イオン注入領域 代理人 弁理士  則 近 憲 佑 同  松山光之 ts 1 図 II 3 図

Claims (4)

    【特許請求の範囲】
  1. (1)半絶縁性の半導体基板の表面に形成されるスクラ
    イブライン上にアライメントマーカーを形成し、前記ス
    クライブラインに対しイオン注入することにより電子ビ
    ーム及びイオンビーム露光による前記半導体基板のチャ
    ージアップを抑制し良好なアライメント精度を実現する
    ことを特徴とするアライメントマーカーの形成方法。
  2. (2)前記アライメントマーカーを前記半導体基板の表
    面に堀り込みで形成することを特徴とする請求項1記載
    のアライメントマーカーの形成方法。
  3. (3)前記アライメントマーカーを前記半導体基板の表
    面に堆積した絶縁体で形成することを特徴とする請求項
    1記載のアライメントマーカーの形成方法。
  4. (4)前記スクライブラインに対し行うイオン注入を活
    性層及びn層を形成するためのイオン注入で少なくとも
    1回行うことを特徴とする請求項1記載のアライメント
    マーカーの形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114460819A (zh) * 2022-01-14 2022-05-10 北京量子信息科学研究院 用于电子束曝光的对准标记及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114460819A (zh) * 2022-01-14 2022-05-10 北京量子信息科学研究院 用于电子束曝光的对准标记及其制备方法
CN114460819B (zh) * 2022-01-14 2024-01-26 北京量子信息科学研究院 用于电子束曝光的对准标记及其制备方法

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