JPH01192212A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH01192212A JPH01192212A JP63017785A JP1778588A JPH01192212A JP H01192212 A JPH01192212 A JP H01192212A JP 63017785 A JP63017785 A JP 63017785A JP 1778588 A JP1778588 A JP 1778588A JP H01192212 A JPH01192212 A JP H01192212A
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- channel mos
- power
- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電源投入に伴い所定の論理状態に設定され
るパワーオンリセット回路に関するものである。
るパワーオンリセット回路に関するものである。
（従来の技術〕
第１３図はこの種のパワーオンリセット回路の従来例を
示す回路図である。同図において、１は相補型ＭＯＳ出
力回路（以下０Ｍ０８回路と記す）からなる第１のイン
バータ、２は同じ＜０Ｍ０８回路からなる第２のインバ
ータで、第１のインバータ１を構成するＰチャネルＭＯ
Ｓトランジスタロ１とＮチャネルＭＯＳトランジスタロ
２の共通のドレインつまりこのインバータ１の出力端０
１は、第２のインバータ２を構成するＰチャネルＭＯＳ
トランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４
の共通のゲートつまりこのインバータ２の入力端■２に
接続されている。また、ＰチャネルＭＯＳトランジスタ
Ｑ３とＮチャネルＭＯＳトランジスタＱ４の共通のドレ
インつまり第２のインバータ２の出力端０２は、Ｐチャ
ネルＭＯＳトランジスタロ１とＮチャネルＭＯＳトラン
ジスタロ２の共通のゲートつまり第１のインバータ１の
入力端■、に接続されている。ざらにＰチャネルＭＯＳ
トランジスタＱ１およびＱ３のソースは電源Ｖ。０に共
通に接続され、ＮチャネルＭＯＳトランジスタＱ２およ
びＱ４のソースは接地ＧＮＤに共通に接続されている。
示す回路図である。同図において、１は相補型ＭＯＳ出
力回路（以下０Ｍ０８回路と記す）からなる第１のイン
バータ、２は同じ＜０Ｍ０８回路からなる第２のインバ
ータで、第１のインバータ１を構成するＰチャネルＭＯ
Ｓトランジスタロ１とＮチャネルＭＯＳトランジスタロ
２の共通のドレインつまりこのインバータ１の出力端０
１は、第２のインバータ２を構成するＰチャネルＭＯＳ
トランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４
の共通のゲートつまりこのインバータ２の入力端■２に
接続されている。また、ＰチャネルＭＯＳトランジスタ
Ｑ３とＮチャネルＭＯＳトランジスタＱ４の共通のドレ
インつまり第２のインバータ２の出力端０２は、Ｐチャ
ネルＭＯＳトランジスタロ１とＮチャネルＭＯＳトラン
ジスタロ２の共通のゲートつまり第１のインバータ１の
入力端■、に接続されている。ざらにＰチャネルＭＯＳ
トランジスタＱ１およびＱ３のソースは電源Ｖ。０に共
通に接続され、ＮチャネルＭＯＳトランジスタＱ２およ
びＱ４のソースは接地ＧＮＤに共通に接続されている。
そして、電源■。０と出力端０１との間にはコンデンサ
Ｃ１が、また出力端０２と接地ＧＮＤとの間にはコンデ
ンサＣ２がそれぞれ接続されている。
Ｃ１が、また出力端０２と接地ＧＮＤとの間にはコンデ
ンサＣ２がそれぞれ接続されている。
従来のパワーオンリセット回路は上記のように構成され
、電源■。０が投入されると瞬時にコンデンサＣ１の充
電とコンデンサＣ２の放電とが起り、第１のインバータ
ーの出力端０１の電位はコンデンサＣ１によりハイレベ
ル、また第２のインバータ２の出力端０２の電位はコン
デンサＣ２によりロウレベルになる。そのため、出力端
０２よりロウレベルの入力をゲートに受けるＰチャネル
ＭＯＳトランジスタＱ と、出力端０１よりハイレベル
の入力をゲートに受けるＮチャネルＭＯＳトランジスタ
Ｑ４とがオンして、出力端０１の電位はハイレベルに、
出力端０２の電位は０ウレベルに設定される。
、電源■。０が投入されると瞬時にコンデンサＣ１の充
電とコンデンサＣ２の放電とが起り、第１のインバータ
ーの出力端０１の電位はコンデンサＣ１によりハイレベ
ル、また第２のインバータ２の出力端０２の電位はコン
デンサＣ２によりロウレベルになる。そのため、出力端
０２よりロウレベルの入力をゲートに受けるＰチャネル
ＭＯＳトランジスタＱ と、出力端０１よりハイレベル
の入力をゲートに受けるＮチャネルＭＯＳトランジスタ
Ｑ４とがオンして、出力端０１の電位はハイレベルに、
出力端０２の電位は０ウレベルに設定される。
上記のような従来のパワーオンリセット回路では、大容
量のコンデンサが必要なため、これを相補型ＭＯＳＩ！
積回路装置に適用した場合、コンデンサを形成するのに
絶縁層を薄く、面積を大きく取る必要がある。その結果
、回路の信頼性を確保するのに製造に困難を伴うととも
に、チップサイズも大きくなるなどの問題点があった。
量のコンデンサが必要なため、これを相補型ＭＯＳＩ！
積回路装置に適用した場合、コンデンサを形成するのに
絶縁層を薄く、面積を大きく取る必要がある。その結果
、回路の信頼性を確保するのに製造に困難を伴うととも
に、チップサイズも大きくなるなどの問題点があった。
この発明は、このような問題点を解消するためになされ
たもので、大容量のコンデンサが不要で回路構成を簡略
化でき、相補型ＭＯＳ集積回路装置に適用した場合にも
信頼性を低下させることなく容易に製造でき、チップサ
イズの縮小も図ることのできるパワーオンリセット回路
を得ることを目的とする。
たもので、大容量のコンデンサが不要で回路構成を簡略
化でき、相補型ＭＯＳ集積回路装置に適用した場合にも
信頼性を低下させることなく容易に製造でき、チップサ
イズの縮小も図ることのできるパワーオンリセット回路
を得ることを目的とする。
この発明に係るパワーオンリセット回路は、相補型ＭＯ
Ｓ出力回路（以下ＣＭＯＳ出力回路と記す）を有する第
１の回路の出力を、同じ＜ＣＭＯＳ出力回路を有する第
２の回路が入力として受ける一方、第２の回路の出力を
第１の回路が入力と゛ して受けるように第１およ
び第２の回路を接続し、これら第１および第２の回路の
少なくとも一方のＣＭＯＳ出力回路を構成するＰチャネ
ルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジ
スタのいずれか一方にバックゲートバイアスをかけたも
のである。
Ｓ出力回路（以下ＣＭＯＳ出力回路と記す）を有する第
１の回路の出力を、同じ＜ＣＭＯＳ出力回路を有する第
２の回路が入力として受ける一方、第２の回路の出力を
第１の回路が入力と゛ して受けるように第１およ
び第２の回路を接続し、これら第１および第２の回路の
少なくとも一方のＣＭＯＳ出力回路を構成するＰチャネ
ルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジ
スタのいずれか一方にバックゲートバイアスをかけたも
のである。
この発明におけるパワーオンリセット回路では、バック
ゲートバイアスをかけられたトランジスタのしきい値電
圧が高くなることから、そのトランジスタは電源投入時
にオンしにくくなり、これと相補の他方のトランジスタ
が必ずオンすることによって第１および第２の回路は所
定の論理状態に設定される。
ゲートバイアスをかけられたトランジスタのしきい値電
圧が高くなることから、そのトランジスタは電源投入時
にオンしにくくなり、これと相補の他方のトランジスタ
が必ずオンすることによって第１および第２の回路は所
定の論理状態に設定される。
第１図はこの発明によるパワーオンリセット回路の一実
施例を示す回路図である。図において１はＣＭＯＳ出力
回路１ａを有する第１の回路、２は同じ＜ＣＭＯＳ出力
回路２ａを有する第２の回路で、第１の回路１の出力端
０１は第２の回路２の入力端Ｉ２に接続され、また第２
の回路２の出力端Ｏは第１の回路１の入力端１１に接続
されてラッチ回路が構成されている。ＱｌおよびＱｌは
第１の回路１のＣＭＯＳ出力回路１ａを構成するＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタ、Ｑ およびＱ４は第２の回路２のＣＭＯＳ出力
回路２ａを構成するＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタで、各ＰチャネルＭＯ
ＳトランジスタＱ、Ｑ３のソースは電ｍ ｖ ｃｃに接
続され、各ＮチャネルＭＯＳトランジスタＱ２ 、Ｑ４
のソースは接地ＧＮＤに接続されている。そして、第１
の回路１のＮチャネルＭＯＳトランジスタＱ２のソース
とそのトランジスタの基板との間にはバックゲートバイ
アス用電源ＢＧ１が接続され、これによりソースを基準
にして！！−に負の電位つまりバックゲートバイアスが
かかるように構成されている。
施例を示す回路図である。図において１はＣＭＯＳ出力
回路１ａを有する第１の回路、２は同じ＜ＣＭＯＳ出力
回路２ａを有する第２の回路で、第１の回路１の出力端
０１は第２の回路２の入力端Ｉ２に接続され、また第２
の回路２の出力端Ｏは第１の回路１の入力端１１に接続
されてラッチ回路が構成されている。ＱｌおよびＱｌは
第１の回路１のＣＭＯＳ出力回路１ａを構成するＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタ、Ｑ およびＱ４は第２の回路２のＣＭＯＳ出力
回路２ａを構成するＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタで、各ＰチャネルＭＯ
ＳトランジスタＱ、Ｑ３のソースは電ｍ ｖ ｃｃに接
続され、各ＮチャネルＭＯＳトランジスタＱ２ 、Ｑ４
のソースは接地ＧＮＤに接続されている。そして、第１
の回路１のＮチャネルＭＯＳトランジスタＱ２のソース
とそのトランジスタの基板との間にはバックゲートバイ
アス用電源ＢＧ１が接続され、これによりソースを基準
にして！！−に負の電位つまりバックゲートバイアスが
かかるように構成されている。
第２図はＭＯＳトランジスタにバックゲートバイアスを
かけたときの、バックゲートバイアスとしきい値ΔＶ□
との関係を示す特性図であり、バックゲートバイアスの
増大につれてしきい値６７丁も増大することを示してい
る。このことから明らかなように、第１図のパワーオン
リセット回路では、バックゲートバイアスをかけられた
ＮチャネルＭＯＳトランジスタＱ２のしきい値は、バッ
クゲートバイアスをかけられていないＮチャネルＭＯＳ
トランジスタＱ４のしきい値より高く設定されているこ
とになる。
かけたときの、バックゲートバイアスとしきい値ΔＶ□
との関係を示す特性図であり、バックゲートバイアスの
増大につれてしきい値６７丁も増大することを示してい
る。このことから明らかなように、第１図のパワーオン
リセット回路では、バックゲートバイアスをかけられた
ＮチャネルＭＯＳトランジスタＱ２のしきい値は、バッ
クゲートバイアスをかけられていないＮチャネルＭＯＳ
トランジスタＱ４のしきい値より高く設定されているこ
とになる。
上記のように構成されたパワーオンリセット回路におい
ては、Ｎチャネル１ＶＯＳトランジスタＱ２のしきい値
が別のＮチャネルＭＯＳトランジスタＱ４のしきい値よ
り高くなっていることから、これら両ＭＯＳトランジス
タＱ２ 、Ｑ４を比較するとＮチャネルＭＯＳトランジ
スタＱ４の方がオンし易くなっている。したがって、電
源■ｃｃを投入した時には、ＮチャネルＭＯＳトランジ
スタＱ がオンとなって第２の回路２の出力端０２の電
位がロウレベルに設定される。このロウレベルの電位を
入力端１１に受ける第１の回路１ではその入力に応じて
出力端０１の電位がロウレベルもしくはハイレベルに設
定される。このパワーオンリセット回路は前記したよう
にラッチ回路を構成しているため、出力端Ｏの電位を入
力端Ｉ２に受けて第２の回路２は、その出力端０２の電
位が電源ｖｃｏ投入時のロウレベルとなる論理状態に維
持される。
ては、Ｎチャネル１ＶＯＳトランジスタＱ２のしきい値
が別のＮチャネルＭＯＳトランジスタＱ４のしきい値よ
り高くなっていることから、これら両ＭＯＳトランジス
タＱ２ 、Ｑ４を比較するとＮチャネルＭＯＳトランジ
スタＱ４の方がオンし易くなっている。したがって、電
源■ｃｃを投入した時には、ＮチャネルＭＯＳトランジ
スタＱ がオンとなって第２の回路２の出力端０２の電
位がロウレベルに設定される。このロウレベルの電位を
入力端１１に受ける第１の回路１ではその入力に応じて
出力端０１の電位がロウレベルもしくはハイレベルに設
定される。このパワーオンリセット回路は前記したよう
にラッチ回路を構成しているため、出力端Ｏの電位を入
力端Ｉ２に受けて第２の回路２は、その出力端０２の電
位が電源ｖｃｏ投入時のロウレベルとなる論理状態に維
持される。
第３図は第１および第２の回路１．２が、それぞれイン
バータを構成するＣＭＯＳ出力回路自体である場合の実
施例を示すもので、第１の回路１のＮチャネルＭＯＳト
ランジスタＱ２に電源ＢＧ１でバックゲートバイアスを
かける構成は第１図の場合と同様である。この回路にお
いては、両ＭＯＳトランジスタＱ２ 、Ｑ４のうちトラ
ンジスタＱ４の方がオンし易くなっているので、電源投
入時にはトランジスタＱ４の方がオンとなって出力端０
２の電位がロウレベルとなる。このロウレベルの電位は
、入力端１１に与えられてトランジスタＱ がオンとな
り、出力端０１の電位がハイレベルとなる。そして、こ
のハイレベルの電位が入力端■ に与えられてトランジ
スタＱ４のオン状態を持続させ、ラッチ状態に移行する
。
バータを構成するＣＭＯＳ出力回路自体である場合の実
施例を示すもので、第１の回路１のＮチャネルＭＯＳト
ランジスタＱ２に電源ＢＧ１でバックゲートバイアスを
かける構成は第１図の場合と同様である。この回路にお
いては、両ＭＯＳトランジスタＱ２ 、Ｑ４のうちトラ
ンジスタＱ４の方がオンし易くなっているので、電源投
入時にはトランジスタＱ４の方がオンとなって出力端０
２の電位がロウレベルとなる。このロウレベルの電位は
、入力端１１に与えられてトランジスタＱ がオンとな
り、出力端０１の電位がハイレベルとなる。そして、こ
のハイレベルの電位が入力端■ に与えられてトランジ
スタＱ４のオン状態を持続させ、ラッチ状態に移行する
。
第４図は第３図の場合においてバックゲートバイアス用
電源ＢＧ１を第１の回路１のＮチャネルＭＯＳトランジ
スタＱ２に替えてＰチャネルＭＯＳトランジスタロ１側
に接続した他の実施例を示すものである。すなわち、バ
ックゲートバイアス用電源ＢＧ１はＰチャネルＭＯＳト
ランジスタＱ１のソースとそのトランジスタの基板との
間に、ソースを基準にして正の電位が基板にかかるよう
に接続されている。このパワーオンリセット回路では、
バックゲートバイアスのかけられているＰチャネルＭＯ
ＳトランジスタＱ１のしきい値が他のＰチャネルＭＯＳ
トランジスタＱ３のしきい値より高くなっているため、
電源ｖｃｃの投入時にはＰチャネルＭＯＳトランジスタ
Ｑ３がオンして出力端０２の電位はハイレベルとなり、
これを入力端■１に受けてＮチャネルＭＯＳトランジス
タＱ がオンして出力端０１の電位はロウレベルに設定
される。
電源ＢＧ１を第１の回路１のＮチャネルＭＯＳトランジ
スタＱ２に替えてＰチャネルＭＯＳトランジスタロ１側
に接続した他の実施例を示すものである。すなわち、バ
ックゲートバイアス用電源ＢＧ１はＰチャネルＭＯＳト
ランジスタＱ１のソースとそのトランジスタの基板との
間に、ソースを基準にして正の電位が基板にかかるよう
に接続されている。このパワーオンリセット回路では、
バックゲートバイアスのかけられているＰチャネルＭＯ
ＳトランジスタＱ１のしきい値が他のＰチャネルＭＯＳ
トランジスタＱ３のしきい値より高くなっているため、
電源ｖｃｃの投入時にはＰチャネルＭＯＳトランジスタ
Ｑ３がオンして出力端０２の電位はハイレベルとなり、
これを入力端■１に受けてＮチャネルＭＯＳトランジス
タＱ がオンして出力端０１の電位はロウレベルに設定
される。
第５図は第３図の構成において、ＮチャネルＭＯＳトラ
ンジスタＱ２の他にＰチャネルＭＯＳトランジスタＱ３
側にも別のバックゲートバイアス用電源ＢＧ２を接続し
た他の実施例を示すものである。すなわち、新たなバッ
クゲートバイアス用電源ＢＧ２はＰチャネルＭＯＳ）−
ランジスタＱ３のソースとそのトランジスタの基板との
間に、ソースを基準にして正の電位が基板にかかるよう
に接続されている。このパワーオンリセット回路では、
ＰチャネルＭＯＳトランジスタＱ１よりＰチャネルＭＯ
ＳトランジスタＱ３のしきい値の方か轟く、またＮチャ
ネルＭＯＳトランジスタＱ４よりＮチャネルＭＯＳトラ
ンジスタＱ２のしきい値の方が高いので、電源Ｖ。Ｃの
投入時にはＰチャネルＭＯＳトランジスタＱ１およびＮ
チャネルＭＯＳトランジスタＱ４がオンとなり、出力端
ｏ１の電位はハイレベルに、また出力端０２の電位はロ
ウレベルに設定される。
ンジスタＱ２の他にＰチャネルＭＯＳトランジスタＱ３
側にも別のバックゲートバイアス用電源ＢＧ２を接続し
た他の実施例を示すものである。すなわち、新たなバッ
クゲートバイアス用電源ＢＧ２はＰチャネルＭＯＳ）−
ランジスタＱ３のソースとそのトランジスタの基板との
間に、ソースを基準にして正の電位が基板にかかるよう
に接続されている。このパワーオンリセット回路では、
ＰチャネルＭＯＳトランジスタＱ１よりＰチャネルＭＯ
ＳトランジスタＱ３のしきい値の方か轟く、またＮチャ
ネルＭＯＳトランジスタＱ４よりＮチャネルＭＯＳトラ
ンジスタＱ２のしきい値の方が高いので、電源Ｖ。Ｃの
投入時にはＰチャネルＭＯＳトランジスタＱ１およびＮ
チャネルＭＯＳトランジスタＱ４がオンとなり、出力端
ｏ１の電位はハイレベルに、また出力端０２の電位はロ
ウレベルに設定される。
第６図は第３図の構成において、バツクゲートバイアス
用ｍｉ！１ｌＢＧ１に替えてダイオードＰ１を用いるこ
とによりＮチャネルＭＯＳトランジスタＱ２にバックゲ
ートバイアスをかけるようにした他の実施例を示すもの
である。すなわち、ダイオードＰ１はＮチャネルＭＯＳ
トランジスタＱ２のソースと接地ＧＮＤとの間に接続さ
れ、またそのトランジスタの基板は接地ＧＮＤに接続さ
れて、ソースと接地ＧＮＤの間に与えられるダイオード
Ｐ、の順方向電圧がバックゲートバイアスとなるように
構成されている。この場合の動作は第３図の場合と同じ
である。
用ｍｉ！１ｌＢＧ１に替えてダイオードＰ１を用いるこ
とによりＮチャネルＭＯＳトランジスタＱ２にバックゲ
ートバイアスをかけるようにした他の実施例を示すもの
である。すなわち、ダイオードＰ１はＮチャネルＭＯＳ
トランジスタＱ２のソースと接地ＧＮＤとの間に接続さ
れ、またそのトランジスタの基板は接地ＧＮＤに接続さ
れて、ソースと接地ＧＮＤの間に与えられるダイオード
Ｐ、の順方向電圧がバックゲートバイアスとなるように
構成されている。この場合の動作は第３図の場合と同じ
である。
第７図は第６図の場合においてダイオードＰ１をＮチャ
ネルＭＯＳトランジスタＱ２に替えてＰチャネルＭＯＳ
トランジスタロ１側に接続した他の実施例を示すもので
ある。すなわち、ダイオードＰ１はＰチャネルＭＯＳト
ランジスタＱ１のソースと電源Ｖ。０どの間に接続され
、またそのトランジスタの基板は電源Ｖ。Ｃに接続され
て、ダイオードＰ１の順方向電圧をバックゲートバイア
スとしてＰチャネルＭＯＳトランジスタＱ１に与えるよ
うに構成されている。この場合の動作は第４図の場合と
同じである。
ネルＭＯＳトランジスタＱ２に替えてＰチャネルＭＯＳ
トランジスタロ１側に接続した他の実施例を示すもので
ある。すなわち、ダイオードＰ１はＰチャネルＭＯＳト
ランジスタＱ１のソースと電源Ｖ。０どの間に接続され
、またそのトランジスタの基板は電源Ｖ。Ｃに接続され
て、ダイオードＰ１の順方向電圧をバックゲートバイア
スとしてＰチャネルＭＯＳトランジスタＱ１に与えるよ
うに構成されている。この場合の動作は第４図の場合と
同じである。
第８図は第６図の構成において、ＮチャネルＭＯＳトラ
ンジスタＱ２の他にＰチャネルＭＯＳトランジスタＱ
側にも別のダイオードＰ２を接続した他の実施例を示す
ものである。すなわち、新たなダイオードＰ２はＰチャ
ネルＭＯＳトランジスタＱ のソースと電源Ｖ。０との
間に接続され、またそのトランジスタの基板は電源ｖｃ
ｏに接続されて、ダイオードＰ２の順方向電圧をバック
ゲートバイアスとしてＰチャネルＭＯＳトランジスタＱ
３に与えるように構成されている。この場合の動作は第
５図の場合と同様である。
ンジスタＱ２の他にＰチャネルＭＯＳトランジスタＱ
側にも別のダイオードＰ２を接続した他の実施例を示す
ものである。すなわち、新たなダイオードＰ２はＰチャ
ネルＭＯＳトランジスタＱ のソースと電源Ｖ。０との
間に接続され、またそのトランジスタの基板は電源ｖｃ
ｏに接続されて、ダイオードＰ２の順方向電圧をバック
ゲートバイアスとしてＰチャネルＭＯＳトランジスタＱ
３に与えるように構成されている。この場合の動作は第
５図の場合と同様である。
第９図は第６図の場合において、ダイオードＰ１を２つ
のＮチャネルＭＯＳトランジスタＱ２゜Ｑ４の共通のソ
ースと接地ＧＮＤとの間に接続するとともに、Ｎチャネ
ルＭＯＳトランジスタＱ２の基板を接地ＧＮＤに接続し
て、ダイオードＰ１の順方向電圧をＮチャネルＭＯＳト
ランジスタＱ２のバックゲートバイアスとして与えるよ
うに構成された他の実施例を示すものである。この場合
の動作は第３図の場合と同じである。
のＮチャネルＭＯＳトランジスタＱ２゜Ｑ４の共通のソ
ースと接地ＧＮＤとの間に接続するとともに、Ｎチャネ
ルＭＯＳトランジスタＱ２の基板を接地ＧＮＤに接続し
て、ダイオードＰ１の順方向電圧をＮチャネルＭＯＳト
ランジスタＱ２のバックゲートバイアスとして与えるよ
うに構成された他の実施例を示すものである。この場合
の動作は第３図の場合と同じである。
第１０図は第９図の場合においてダイオードＰ１をＮチ
ャネルＭＯＳトランジスタＱ２に替えてＰチャネルＭＯ
ＳトランジスタＱ３側に接続した他の実施例を示すもの
である。すなわち、ダイオードＰ１は２つのＰチャネル
ＭＯＳトランジスタＱ、Ｑ３の共通のソースと電源ｖＣ
Ｃとの間に接続するとともに、ＰチャネルＭＯＳトラン
ジスタＱ の基板を電源ｖＣｏに接続して、ダイオード
Ｐｌの順方向電圧をＰチャネルＭＯＳトランジスタＱ、
のバックゲートバイアスとして与えるように構成された
他の実施例を示すものである。この場合の動作は第４図
の場合と同じである。
ャネルＭＯＳトランジスタＱ２に替えてＰチャネルＭＯ
ＳトランジスタＱ３側に接続した他の実施例を示すもの
である。すなわち、ダイオードＰ１は２つのＰチャネル
ＭＯＳトランジスタＱ、Ｑ３の共通のソースと電源ｖＣ
Ｃとの間に接続するとともに、ＰチャネルＭＯＳトラン
ジスタＱ の基板を電源ｖＣｏに接続して、ダイオード
Ｐｌの順方向電圧をＰチャネルＭＯＳトランジスタＱ、
のバックゲートバイアスとして与えるように構成された
他の実施例を示すものである。この場合の動作は第４図
の場合と同じである。
第１１図は第９図の構成において、ＮチャネルＭＯＳト
ランジスタＱ２の他にＰチャネルＭＯＳトランジスタＱ
の側にも別のダイオードＰ２を接続した他の実施例を
示すものである。すなわち、新たなダイオードＰ２は２
つのＰチャネルＭＯＳトランジスタＱ、Ｑ３の共通のソ
ースと電源ｖｏｏとの間に接続するとともに、Ｐチャネ
ルＭＯＳトランジスタＱ の基板を電源■。０に接続し
て、ダイオードＰ２の黒方向電圧をＰチャネルＭＯＳト
ランジスタ６３のバックゲートバイアスとして与えるよ
うに構成されている。この場合の動作は第５図の場合と
同じである。
ランジスタＱ２の他にＰチャネルＭＯＳトランジスタＱ
の側にも別のダイオードＰ２を接続した他の実施例を
示すものである。すなわち、新たなダイオードＰ２は２
つのＰチャネルＭＯＳトランジスタＱ、Ｑ３の共通のソ
ースと電源ｖｏｏとの間に接続するとともに、Ｐチャネ
ルＭＯＳトランジスタＱ の基板を電源■。０に接続し
て、ダイオードＰ２の黒方向電圧をＰチャネルＭＯＳト
ランジスタ６３のバックゲートバイアスとして与えるよ
うに構成されている。この場合の動作は第５図の場合と
同じである。
第１２図は第３図の構成において、電源■。０の投入時
にコントロール信号φを受けてオン動作するスイッチＳ
Ｗを介して、出力端０１と入力端Ｉ２とを接続した他の
実施例を示すものであり、電源Ｖ。０の投入と同時にス
イッチＳＷがオンすると、第３図の場合と同じラッチ回
路として機能し設定された論理状態が緒持される。
にコントロール信号φを受けてオン動作するスイッチＳ
Ｗを介して、出力端０１と入力端Ｉ２とを接続した他の
実施例を示すものであり、電源Ｖ。０の投入と同時にス
イッチＳＷがオンすると、第３図の場合と同じラッチ回
路として機能し設定された論理状態が緒持される。
以上のように、この発明によればＣＭＯＳ出力回路を構
成するＭＯＳトランジスタにバックゲートバイアスをか
けて、電源投入時の回路の論理状態を容易に設定できる
ように構成したので、大容量のコンデンサを必要とする
従来回路の場合に比べて回路構成が簡略化され、相補型
ＭＯＳｍ積回路装置に適用した場合にも信頼性を低下さ
せることなく容易に製造でき、チップサイズも縮小でき
るなどの効果がある。
成するＭＯＳトランジスタにバックゲートバイアスをか
けて、電源投入時の回路の論理状態を容易に設定できる
ように構成したので、大容量のコンデンサを必要とする
従来回路の場合に比べて回路構成が簡略化され、相補型
ＭＯＳｍ積回路装置に適用した場合にも信頼性を低下さ
せることなく容易に製造でき、チップサイズも縮小でき
るなどの効果がある。
第１図はこの発明の一実施例を示す回路図、第２図はＭ
ＯＳトランジスタにおけるバックゲートバイアスとしき
い値との関係を示す特性図、第３図ないし第１２図はそ
れぞれこの発明の他の実施例を示す回路図、第１３図は
従来のパワーオンリセット回路を示す回路図である。 図において、１は第１の回路、２は第２の回路、１ａ、
２ａは０Ｍ０８回路、１．１２は入力端、０１．０□は
出力端、Ｑ、、Ｑ３はＰチャネルＭＯＳトランジスタ、
Ｑ、Ｑ４はＮチャネルＭＯＳトランジスタ、ＢＧ、ＢＧ
２はバックゲートバイアス用電源である。 なお、各図中同一符号は同一または相当部分を示す。
ＯＳトランジスタにおけるバックゲートバイアスとしき
い値との関係を示す特性図、第３図ないし第１２図はそ
れぞれこの発明の他の実施例を示す回路図、第１３図は
従来のパワーオンリセット回路を示す回路図である。 図において、１は第１の回路、２は第２の回路、１ａ、
２ａは０Ｍ０８回路、１．１２は入力端、０１．０□は
出力端、Ｑ、、Ｑ３はＰチャネルＭＯＳトランジスタ、
Ｑ、Ｑ４はＮチャネルＭＯＳトランジスタ、ＢＧ、ＢＧ
２はバックゲートバイアス用電源である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）相補型ＭＯＳ出力回路を有する第１の回路と、同
じく相補型ＭＯＳ出力回路を有し、前記第１の回路の出
力を入力として受ける一方、自己の出力を前記第１の回
路の入力として与える第２の回路とからなり、電源投入
に伴い前記第１および第２の回路が所定の論理状態に設
定されるパワーオンリセット回路であって、 前記第１および第２の回路の少なくとも一方の相補型Ｍ
ＯＳ出力回路を構成するＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタのいずれか一方に
バックゲートバイアスを印加したことを特徴とするパワ
ーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017785A JP2569684B2 (ja) | 1988-01-27 | 1988-01-27 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017785A JP2569684B2 (ja) | 1988-01-27 | 1988-01-27 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01192212A true JPH01192212A (ja) | 1989-08-02 |
| JP2569684B2 JP2569684B2 (ja) | 1997-01-08 |
Family
ID=11953368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017785A Expired - Lifetime JP2569684B2 (ja) | 1988-01-27 | 1988-01-27 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569684B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298185B2 (en) * | 2004-02-09 | 2007-11-20 | Infineon Technologies Ag | Circuit arrangement for production of a reset signal after a supply has fallen and risen again |
| US7656195B2 (en) | 2006-12-28 | 2010-02-02 | Fujitsu Microelectronics Limited | Latch circuit, flip-flop circuit including the same, and logic circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60222777A (ja) * | 1984-03-14 | 1985-11-07 | モトロ−ラ・インコ−ポレ−テツド | Ｃｍｏｓパワ−オン検出回路 |
-
1988
- 1988-01-27 JP JP63017785A patent/JP2569684B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60222777A (ja) * | 1984-03-14 | 1985-11-07 | モトロ−ラ・インコ−ポレ−テツド | Ｃｍｏｓパワ−オン検出回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298185B2 (en) * | 2004-02-09 | 2007-11-20 | Infineon Technologies Ag | Circuit arrangement for production of a reset signal after a supply has fallen and risen again |
| US7656195B2 (en) | 2006-12-28 | 2010-02-02 | Fujitsu Microelectronics Limited | Latch circuit, flip-flop circuit including the same, and logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569684B2 (ja) | 1997-01-08 |
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