JPH0254698B2 - - Google Patents
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- JPH0254698B2 JPH0254698B2 JP58049592A JP4959283A JPH0254698B2 JP H0254698 B2 JPH0254698 B2 JP H0254698B2 JP 58049592 A JP58049592 A JP 58049592A JP 4959283 A JP4959283 A JP 4959283A JP H0254698 B2 JPH0254698 B2 JP H0254698B2
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- channel mos
- transistor
- current
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- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ＰチヤネルMOSトランジスタとＮ
チヤネルMOSトランジスタを用いるCMOSイン
バータに関し、特にそのＰ，ＮチヤネルMOSト
ランジスタを通つて電源からグランドへ流れるト
ランジエント電流をなくして低消費電流化を図ろ
うとするものである。
チヤネルMOSトランジスタを用いるCMOSイン
バータに関し、特にそのＰ，ＮチヤネルMOSト
ランジスタを通つて電源からグランドへ流れるト
ランジエント電流をなくして低消費電流化を図ろ
うとするものである。
従来技術と問題点
第１図に示すように、CMOSインバータはＰ
チヤネルMOSトランジスタTpとＮチヤネルMOS
トランジスタTNとを組合せたもので、定常状態
ではいずれか一方がオンで他方はオフであり、電
源Vccからグランドへ流れる定常電流はない。
チヤネルMOSトランジスタTpとＮチヤネルMOS
トランジスタTNとを組合せたもので、定常状態
ではいずれか一方がオンで他方はオフであり、電
源Vccからグランドへ流れる定常電流はない。
例えば入力VINがＬ（ロー）レベルであればト
ランジスタTpがオンして負荷容量Ｃを充電し、
出力VOUTはＨ（ハイ）レベル、逆に入力VINがＨ
レベルであればトランジスタTNがオンして容量
Ｃの電荷を放電し、出力VOUTはＬレベルである。
ランジスタTpがオンして負荷容量Ｃを充電し、
出力VOUTはＨ（ハイ）レベル、逆に入力VINがＨ
レベルであればトランジスタTNがオンして容量
Ｃの電荷を放電し、出力VOUTはＬレベルである。
Icはこのときインバータを流れる充、放電電流
である。充放電がすめば電流Icはなくなる。
である。充放電がすめば電流Icはなくなる。
CMOSインバータが他のインバータに比べて
低消費電流であるのは、上述したように電流が流
れるのは入、出力がＨ，Ｌに変るときだけで、定
常状態では電流は流れないからである。しかしな
がら細かに見るとCMOSインバータでは入力VIN
の変化時に流れる電流は充放電電流Icだけではな
く、電源VccからＰチヤネルトランジスタTpと
ＮチヤネルトランジスタTNを通つてグランドへ
流れる電流があり、これはいわば無効電流である
から消費電流は更に節減可能なはずである。
低消費電流であるのは、上述したように電流が流
れるのは入、出力がＨ，Ｌに変るときだけで、定
常状態では電流は流れないからである。しかしな
がら細かに見るとCMOSインバータでは入力VIN
の変化時に流れる電流は充放電電流Icだけではな
く、電源VccからＰチヤネルトランジスタTpと
ＮチヤネルトランジスタTNを通つてグランドへ
流れる電流があり、これはいわば無効電流である
から消費電流は更に節減可能なはずである。
即ち入力VINがＨ，Ｌに変化するときトランジ
スタTp，TNが共にオンとなる期間があり、この
期間にこれらのトランジスタTp，TNを通つて電
源Vccからグランドへ流れるトランジエント電流
Itが生じる。第２図は入力VINがＬからＨに立上
る場合の説明図で、VINがVNになるとTNはオン、
TpはVpになつてオフであるからVN＜VIN＜Vpな
る期間ｔではTp，TN共にオンであつて電流Vcc
からグランドへ電流Itが流れる。
スタTp，TNが共にオンとなる期間があり、この
期間にこれらのトランジスタTp，TNを通つて電
源Vccからグランドへ流れるトランジエント電流
Itが生じる。第２図は入力VINがＬからＨに立上
る場合の説明図で、VINがVNになるとTNはオン、
TpはVpになつてオフであるからVN＜VIN＜Vpな
る期間ｔではTp，TN共にオンであつて電流Vcc
からグランドへ電流Itが流れる。
ここで、VN，VpはそれぞれトランジスタTN，
Tpのスレツシヨルド電圧（Vth）である。この
トランジエント電流ItはトランジスタTp，TNの
オン抵抗が高ければさほど問題とはならない。
Tpのスレツシヨルド電圧（Vth）である。この
トランジエント電流ItはトランジスタTp，TNの
オン抵抗が高ければさほど問題とはならない。
しかし、発振器或いは出力段に用いるインバー
タとしては駆動能力を大とするために、上記のオ
ン抵抗を小さくする傾向にあるのでトランジエン
ト電流Itが大となり、期間ｔは短いといえども低
消費電流化の妨げとなる。
タとしては駆動能力を大とするために、上記のオ
ン抵抗を小さくする傾向にあるのでトランジエン
ト電流Itが大となり、期間ｔは短いといえども低
消費電流化の妨げとなる。
発明の目的
本発明は、簡単な回路を追加するだけで
CMOSインバータのトランジエント電流Itを零に
し、一層の低消費電流化を図ろうとするものであ
る。
CMOSインバータのトランジエント電流Itを零に
し、一層の低消費電流化を図ろうとするものであ
る。
発明の構成
本発明のCMOSインバータは、高電位側の電
源線と出力端子との間直列に接続された２つのＰ
チヤネルMOSトランジスタと、低電位側の電源
線と出力端子との間に直列接続された２つのｎチ
ヤネルMOSトランジスタと、入力を遅延させる
遅延回路とを備え、一方のＰチヤネルMOSトラ
ンジスタとＮチヤネルMOSトランジスタの組を
該遅延回路の出力で駆動し、且つ他方のＰチヤネ
ルMOSトランジスタとＮチヤネルMOSトランジ
スタの組を前記入力で直接駆動するようにしてな
ることを特徴とするが、以下図示の実施例を説明
しながらこれを詳細に説明する。
源線と出力端子との間直列に接続された２つのＰ
チヤネルMOSトランジスタと、低電位側の電源
線と出力端子との間に直列接続された２つのｎチ
ヤネルMOSトランジスタと、入力を遅延させる
遅延回路とを備え、一方のＰチヤネルMOSトラ
ンジスタとＮチヤネルMOSトランジスタの組を
該遅延回路の出力で駆動し、且つ他方のＰチヤネ
ルMOSトランジスタとＮチヤネルMOSトランジ
スタの組を前記入力で直接駆動するようにしてな
ることを特徴とするが、以下図示の実施例を説明
しながらこれを詳細に説明する。
発明の実施例
第３図は本発明の一実施例で、T1，T2はＰチ
ヤネルMOSトランジスタ、T3，T4はＮチヤネル
MOSトランジスタ、DLYは遅延回路である。ト
ランジスタT1〜T4は電源Vccとアース間に直列
に接続され、且つT1とT4が対となつて直接入力
VINによつて駆動されるのに対し、出力VOUTを取
り出すT2，T3対はVINを適量遅延させた遅延回路
DLYの出力ａで駆動される。
ヤネルMOSトランジスタ、T3，T4はＮチヤネル
MOSトランジスタ、DLYは遅延回路である。ト
ランジスタT1〜T4は電源Vccとアース間に直列
に接続され、且つT1とT4が対となつて直接入力
VINによつて駆動されるのに対し、出力VOUTを取
り出すT2，T3対はVINを適量遅延させた遅延回路
DLYの出力ａで駆動される。
本例の遅延回路DLYは通常のCMOSインバー
タINV1，INV2を２段縦続接続したものである
が、これは遅延線等の他の遅延素子を用いたもの
でもよい。
タINV1，INV2を２段縦続接続したものである
が、これは遅延線等の他の遅延素子を用いたもの
でもよい。
第４図は各部の信号波形図で、V1〜V4はトラ
ンジスタT1〜T4の各Vthである。同図は入力VIN
がＬからＨへ立上る場合を示したものであるが、
この変化の過程で最初に状態を変化させるのはト
ランジスタT4である。つまりVINがV4まで上昇す
るとトランジスタT4がオンする。更にVINが上昇
してV1に達するとトランジスタT1がオフになる
が、ここまでの期間t1はトランジスタT2もオンで
あるから出力VOUTはＨレベルである。この間遅
延出力ａはＬであるからトランジスタT2はオン、
T3はオフであるが、やがてａ＞V3になるとトラ
ンジスタT3がオンになる。
ンジスタT1〜T4の各Vthである。同図は入力VIN
がＬからＨへ立上る場合を示したものであるが、
この変化の過程で最初に状態を変化させるのはト
ランジスタT4である。つまりVINがV4まで上昇す
るとトランジスタT4がオンする。更にVINが上昇
してV1に達するとトランジスタT1がオフになる
が、ここまでの期間t1はトランジスタT2もオンで
あるから出力VOUTはＨレベルである。この間遅
延出力ａはＬであるからトランジスタT2はオン、
T3はオフであるが、やがてａ＞V3になるとトラ
ンジスタT3がオンになる。
トランジスタT3がオンになると、既にトラン
ジスタT4はオン、そしてT1はオフであるから出
力VOUTはＬとなる。これが期間t3である。この後
遅延出力ａが更に上昇してａ＞V2になるとトラ
ンジスタT2がオフになるが、既にトランジスタ
T1がオフとなつているのでVOUT＝Ｌの状態に変
化は生じない。
ジスタT4はオン、そしてT1はオフであるから出
力VOUTはＬとなる。これが期間t3である。この後
遅延出力ａが更に上昇してａ＞V2になるとトラ
ンジスタT2がオフになるが、既にトランジスタ
T1がオフとなつているのでVOUT＝Ｌの状態に変
化は生じない。
本例のインバータにおけるトランジエント期間
t2は、VIN＞V1でトランジスタT1がオフ、且つａ
＜V3でトランジスタT3がオフであるから出力
VOUTはフローテイング状態になる。
t2は、VIN＞V1でトランジスタT1がオフ、且つａ
＜V3でトランジスタT3がオフであるから出力
VOUTはフローテイング状態になる。
従つて、全期間t1〜t3を通してトランジスタT1
〜T4が同時にオンすることはないので、トラン
ジエント期間t2といえども第１図のItのような電
源、グランド間を流れる直流的な電流は生じな
い。
〜T4が同時にオンすることはないので、トラン
ジエント期間t2といえども第１図のItのような電
源、グランド間を流れる直流的な電流は生じな
い。
遅延回路DLYを２段のCMOSインバータ
INV1，INV2で構成する場合、その回路形式は第
１図と同様になる。このため、これらのインバー
タINV1，INV2には各々トランジエント電流
（It′とする）が流れる。従つて、これらのトラン
ジエント電流の和2It′が、第１図のトランジエン
ト電流Itより小さい場合に本発明の構成は有効と
なる。遅延用のインバータINV1，INV2の出力イ
ンピダンスは高くてもよいので、トランジエント
電流It′は小さくできる。これに対し発振回路等
に利用する際はトランジスタT1〜T4のオン抵抗
を小さくして負荷電流（第１図のIc）を大とする
ので、上記の条件に見合う。尚、遅延回路DLY
を受動素子で構成すればトランジエント電流は全
く流れない。
INV1，INV2で構成する場合、その回路形式は第
１図と同様になる。このため、これらのインバー
タINV1，INV2には各々トランジエント電流
（It′とする）が流れる。従つて、これらのトラン
ジエント電流の和2It′が、第１図のトランジエン
ト電流Itより小さい場合に本発明の構成は有効と
なる。遅延用のインバータINV1，INV2の出力イ
ンピダンスは高くてもよいので、トランジエント
電流It′は小さくできる。これに対し発振回路等
に利用する際はトランジスタT1〜T4のオン抵抗
を小さくして負荷電流（第１図のIc）を大とする
ので、上記の条件に見合う。尚、遅延回路DLY
を受動素子で構成すればトランジエント電流は全
く流れない。
第５図は本発明のCMOSインバータを適用し
た発振回路の一例で、１は外付けの水晶振動子、
２，３はICの端子ピン、４は第３図の構成の
CMOSインバータ、５は起動用の高抵抗である。
た発振回路の一例で、１は外付けの水晶振動子、
２，３はICの端子ピン、４は第３図の構成の
CMOSインバータ、５は起動用の高抵抗である。
この回路はインバータ４についてみると入力が
Ｈのとき出力はＬ、このＬ出力が帰還されて入力
となるので矛盾している。入力がＬのときも同様
で出力はＨ、これが帰還されて入力となるのでや
はり矛盾している。この矛盾が発振条件となる。
発振周波数は水晶振動子１により規制されて一定
となる。水晶振動子を備えるこの発振回路の出力
波形は正弦波に近くこのためインバータとして第
１図の回路を用いるとトランジスタTp，TNが共
にオンになつて電流Itが流れる期間ｔが大になり
（矩形波出力ならｔ≒０）、消費電流増加が無視で
きない。
Ｈのとき出力はＬ、このＬ出力が帰還されて入力
となるので矛盾している。入力がＬのときも同様
で出力はＨ、これが帰還されて入力となるのでや
はり矛盾している。この矛盾が発振条件となる。
発振周波数は水晶振動子１により規制されて一定
となる。水晶振動子を備えるこの発振回路の出力
波形は正弦波に近くこのためインバータとして第
１図の回路を用いるとトランジスタTp，TNが共
にオンになつて電流Itが流れる期間ｔが大になり
（矩形波出力ならｔ≒０）、消費電流増加が無視で
きない。
期間ｔを減少させる又は零にするにはスレツシ
ヨルド電圧Vp，VNを調整することも考えられ
る。例えばVN，Vpを逆にして第１図のVNの位置
にVpを、Vpの位置にVNを持つてくるとｔはい
わば負になりこの期間の間は両トランジスタがオ
フになるが、この種のインバータ又は発振回路は
集積回路に組込まれ、他のトランジスタと共に作
られるので、このようにスレツシヨルド電圧を変
えると他のトランジスタのマージンが小になつて
動作が不安定になり、また製造上の困難も伴な
う。この点本発明のようにVp，VNには手を加え
ず、回路的にTp，TNの同時オンを回避すること
は有効である。なお第５図の発振回路は集積回路
のクロツク源などとして用いられる。
ヨルド電圧Vp，VNを調整することも考えられ
る。例えばVN，Vpを逆にして第１図のVNの位置
にVpを、Vpの位置にVNを持つてくるとｔはい
わば負になりこの期間の間は両トランジスタがオ
フになるが、この種のインバータ又は発振回路は
集積回路に組込まれ、他のトランジスタと共に作
られるので、このようにスレツシヨルド電圧を変
えると他のトランジスタのマージンが小になつて
動作が不安定になり、また製造上の困難も伴な
う。この点本発明のようにVp，VNには手を加え
ず、回路的にTp，TNの同時オンを回避すること
は有効である。なお第５図の発振回路は集積回路
のクロツク源などとして用いられる。
発明の効果
以上述べたように本発明によれば、CMOSイ
ンバータのトランジエント電流Itを低減できるの
で、一層の低消費電流化が図れる。
ンバータのトランジエント電流Itを低減できるの
で、一層の低消費電流化が図れる。
第１図は従来のCMOSインバータの回路図、
第２図はその動作特性図、第３図は本発明の一実
施例を示す回路図、第４図はその動作特性図、第
５図は本発明の応用例を示す発振回路の構成図で
ある。 図中、T1，T2はＰチヤネルMOSトランジス
タ、T3，T4はＮチヤネルMOSトランジスタ、
DLYは遅延回路である。
第２図はその動作特性図、第３図は本発明の一実
施例を示す回路図、第４図はその動作特性図、第
５図は本発明の応用例を示す発振回路の構成図で
ある。 図中、T1，T2はＰチヤネルMOSトランジス
タ、T3，T4はＮチヤネルMOSトランジスタ、
DLYは遅延回路である。
Claims (1)
- 【特許請求の範囲】 １ 高電位側の電源線と出力端子との間直列に接
続された２つのＰチヤネルMOSトランジスタと、
低電位側の電源線と出力端子との間に直列接続さ
れた２つのｎチヤネルMOSトランジスタと、入
力を遅延させる遅延回路とを備え、 一方のＰチヤネルMOSトランジスタとＮチヤ
ネルMOSトランジスタの組を該遅延回路の出力
で駆動し、且つ他方のＰチヤネルMOSトランジ
スタとＮチヤネルMOSトランジスタの組を前記
入力で直接駆動するようにしてなることを特徴と
するCMOSインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049592A JPS59175218A (ja) | 1983-03-24 | 1983-03-24 | Ｃｍｏｓインバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049592A JPS59175218A (ja) | 1983-03-24 | 1983-03-24 | Ｃｍｏｓインバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175218A JPS59175218A (ja) | 1984-10-04 |
| JPH0254698B2 true JPH0254698B2 (ja) | 1990-11-22 |
Family
ID=12835501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049592A Granted JPS59175218A (ja) | 1983-03-24 | 1983-03-24 | Ｃｍｏｓインバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103489A (ja) * | 1990-08-22 | 1992-04-06 | Kunihiro Hayashida | ウオータホールカバー |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141020A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | Ｃｍｏｓ論理回路 |
| JPS6196823A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 出力回路 |
| JPH0710044B2 (ja) * | 1985-12-17 | 1995-02-01 | 株式会社東芝 | 論理回路 |
| JPS6310913A (ja) * | 1986-07-02 | 1988-01-18 | Toshiba Corp | 雑音除去回路 |
| JP2569750B2 (ja) * | 1988-08-23 | 1997-01-08 | 三菱電機株式会社 | 同期型ドライバ回路 |
| US7312636B2 (en) * | 2006-02-06 | 2007-12-25 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| US20080115023A1 (en) * | 2006-10-27 | 2008-05-15 | Honeywell International Inc. | Set hardened register |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
-
1983
- 1983-03-24 JP JP58049592A patent/JPS59175218A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103489A (ja) * | 1990-08-22 | 1992-04-06 | Kunihiro Hayashida | ウオータホールカバー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59175218A (ja) | 1984-10-04 |
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