JPH01193960A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPH01193960A JPH01193960A JP1702488A JP1702488A JPH01193960A JP H01193960 A JPH01193960 A JP H01193960A JP 1702488 A JP1702488 A JP 1702488A JP 1702488 A JP1702488 A JP 1702488A JP H01193960 A JPH01193960 A JP H01193960A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output control
- address
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサから入出力装置へ出力データを送出
する制御方式に係り、特に、あらかじめ決められたデー
タや端末制御データを端末に連続して送出するのに好適
な入出力制御方式に関するものでおる。
する制御方式に係り、特に、あらかじめ決められたデー
タや端末制御データを端末に連続して送出するのに好適
な入出力制御方式に関するものでおる。
従来、小型のプロセッサ（以後ＣＰＵと略す）に接続さ
れる入出力端末、特に低速なキャラクタデイスプレィ装
置（以後ＣＲＴと略す）へのデータ送出の方法は、文献
コロナ社出版「計算機方式」の４章°入出力方式１に示
されている様に、バス結合方式、メモリマツプ入出力方
式を採り、かつ主記憶装置（以後ＭＭと略す）とのデー
タ転送方法はＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒ
）’ Ａｃｃｅｓｓ）方式を用いている。
れる入出力端末、特に低速なキャラクタデイスプレィ装
置（以後ＣＲＴと略す）へのデータ送出の方法は、文献
コロナ社出版「計算機方式」の４章°入出力方式１に示
されている様に、バス結合方式、メモリマツプ入出力方
式を採り、かつ主記憶装置（以後ＭＭと略す）とのデー
タ転送方法はＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒ
）’ Ａｃｃｅｓｓ）方式を用いている。
上記従来技術は、少量のデータを送出する場合もＤＭＡ
’ｉ起動しなければならない。殊にあらかじめ決められ
几データ、例えば最近高機能化されてきたＣＲＴの動作
モードを指定する一連のＣＲＴ制御データ全何度も送出
する場合は、１データブロツク毎にＤＭＡを起動するた
め、プロセッサ側、即ちホスト側のソフト作成工数の増
大を招くばかジでなく、ＤＭＡ全起動することによる処
理能力低下をも招き、不経済なシステムになるという問
題がある。
’ｉ起動しなければならない。殊にあらかじめ決められ
几データ、例えば最近高機能化されてきたＣＲＴの動作
モードを指定する一連のＣＲＴ制御データ全何度も送出
する場合は、１データブロツク毎にＤＭＡを起動するた
め、プロセッサ側、即ちホスト側のソフト作成工数の増
大を招くばかジでなく、ＤＭＡ全起動することによる処
理能力低下をも招き、不経済なシステムになるという問
題がある。
本発明の目的は、上記した従来技術の問題点全解決し、
ソフト作成の低減およびＣＰＵの処理能力向上全実現し
た人出力制御方式を提供することにある。
ソフト作成の低減およびＣＰＵの処理能力向上全実現し
た人出力制御方式を提供することにある。
上記目的は、ＣＰＵとは独立設置するマイクロプログラ
ム制御の入出力制御装置（以下ＩＯＣと略す）に、わら
かしめ入出力装置の、ＣＲＴ側にＣＰＵかも送出するデ
ータ全格納するデータメモリ（以下ＤＭと略す）全設け
、ＣＰＵからのコマンド即ちアドレス情報により、該Ｉ
ＯＣとＤＭのデータ送出バンク、即ちＣＲＴへ送出する
バンクを指定し、アドレス情報と同時にｃｐｕ、ｚ＞ら
ＩＯＣへ送出されるデータ情報によりデータ送出バンク
内の送出ブロック全指定することにＬ９、達成さｆ’Ｌ
る。
ム制御の入出力制御装置（以下ＩＯＣと略す）に、わら
かしめ入出力装置の、ＣＲＴ側にＣＰＵかも送出するデ
ータ全格納するデータメモリ（以下ＤＭと略す）全設け
、ＣＰＵからのコマンド即ちアドレス情報により、該Ｉ
ＯＣとＤＭのデータ送出バンク、即ちＣＲＴへ送出する
バンクを指定し、アドレス情報と同時にｃｐｕ、ｚ＞ら
ＩＯＣへ送出されるデータ情報によりデータ送出バンク
内の送出ブロック全指定することにＬ９、達成さｆ’Ｌ
る。
ＩＯＣは、前述したコマンドを受けると、自からアドレ
スで指定されるＤＭのデータ送出バンクとデータで指定
される送出ブロック１（よりＤＭよりデータ金順次読み
出し、ＣＲＴ側へ送出する。
スで指定されるＤＭのデータ送出バンクとデータで指定
される送出ブロック１（よりＤＭよりデータ金順次読み
出し、ＣＲＴ側へ送出する。
しかもデータで指定される送出ブロックが複数指定して
あれば、データビットの若番順から送出ブロックを順次
読み出しＣＲＴ［へ送出する。
あれば、データビットの若番順から送出ブロックを順次
読み出しＣＲＴ［へ送出する。
ＣＲＴの動作モードの変更はその回数は多いが変更パタ
ーンがｅｌは決っているので、本発明によれは、−々Ｄ
ＭＡ’ｉＤＭＡ全起動なくなる。
ーンがｅｌは決っているので、本発明によれは、−々Ｄ
ＭＡ’ｉＤＭＡ全起動なくなる。
以下、本発明の一実施例全図面金もって説明する。第１
図は本発明全適用するーシステムの主要な構成例を示し
たものである。１はプロセッサ（ＣＰＵ）本体である。
図は本発明全適用するーシステムの主要な構成例を示し
たものである。１はプロセッサ（ＣＰＵ）本体である。
以下説明の都合上データ幅８ビツト、アドレス幅２４ビ
ツトのＣＰＵとする。
ツトのＣＰＵとする。
２は主記憶装置（ＭＭ）で、周知のよう［ＣＰＵ １が
各種処理を実行するプログラムや入出力装置へ送出する
データ、入出力装置から受信したデータ等全格納するも
のである。５は本発明全適用するマイクロプログラム制
御方式の入出力制御装置（ＩＯＣ）である。ｌ０Ｃ３の
構成は後述する。４〜６は共通バスで、４はアドレスバ
ス（ＡＢＵＳ）、５はデータバス（ＤＢＵＳ）、６は制
御バス（ＣＢＵＳ）である。７は入出力装置（工０）で
めジ、本実施例では調歩同期式のキャラクタデイスプレ
ィ装置（ＣＲＴ ）として以下説明を行う。
各種処理を実行するプログラムや入出力装置へ送出する
データ、入出力装置から受信したデータ等全格納するも
のである。５は本発明全適用するマイクロプログラム制
御方式の入出力制御装置（ＩＯＣ）である。ｌ０Ｃ３の
構成は後述する。４〜６は共通バスで、４はアドレスバ
ス（ＡＢＵＳ）、５はデータバス（ＤＢＵＳ）、６は制
御バス（ＣＢＵＳ）である。７は入出力装置（工０）で
めジ、本実施例では調歩同期式のキャラクタデイスプレ
ィ装置（ＣＲＴ ）として以下説明を行う。
第２図は上記ｌ０Ｃ３の構成例を示したものである。同
図において、１０はマイクロプログラムを実行するマイ
クロプロセッサ（ＡＰ）である。
図において、１０はマイクロプログラムを実行するマイ
クロプロセッサ（ＡＰ）である。
１１はマイクロプログラムを格納している続出専用メモ
リＲＯＭであり、１２はマイクロプログラム実行中のテ
ンポラリなステータスやデータ、あるいは、動作終了後
にＣＰＵ１へ報告するステータス等を格納する一時メモ
リＲＡＭである。１５ＨＣＰＵ１とのインタフェースを
司るインタフェース制御部であり、主にダイレクトメモ
リアクセスを制御するＤＭＡＣ： １４と、ＣＰＵ １
との間でやりとジするデータを一時保持するレジスタ（
ＲＥＧ）１５より構成される。１６はＣＲＴ ７どのデ
ータ送受信の制御を行う回線対応部であり、文字組立分
解を行うＡＣＩＡ１７と、ＣＲＴ ７との間の電気的レ
ベルの変換を行うレベル変換器（ＬＶＣ）１８により主
に構成される。１９はｌ０Ｃ３全体を制御する制御部（
ＣＴＬ）であり、ＣＰＵ １よジ発行されるアドレスに
より自ｌ０Ｃ３が指定されたときにμＰ１０−ｉ起動し
たり、各種タイミング全ｆ！成する。２０はｌ０Ｃ３内
の各装置の指定を行うデコーダ（ＤＥＣ）である。これ
らの装置により構成サレるｌ０Ｃ５Ｕ、ＣＰＵ１とＣＲ
Ｔ７間のデータ送受全周知の方法で行う。
リＲＯＭであり、１２はマイクロプログラム実行中のテ
ンポラリなステータスやデータ、あるいは、動作終了後
にＣＰＵ１へ報告するステータス等を格納する一時メモ
リＲＡＭである。１５ＨＣＰＵ１とのインタフェースを
司るインタフェース制御部であり、主にダイレクトメモ
リアクセスを制御するＤＭＡＣ： １４と、ＣＰＵ １
との間でやりとジするデータを一時保持するレジスタ（
ＲＥＧ）１５より構成される。１６はＣＲＴ ７どのデ
ータ送受信の制御を行う回線対応部であり、文字組立分
解を行うＡＣＩＡ１７と、ＣＲＴ ７との間の電気的レ
ベルの変換を行うレベル変換器（ＬＶＣ）１８により主
に構成される。１９はｌ０Ｃ３全体を制御する制御部（
ＣＴＬ）であり、ＣＰＵ １よジ発行されるアドレスに
より自ｌ０Ｃ３が指定されたときにμＰ１０−ｉ起動し
たり、各種タイミング全ｆ！成する。２０はｌ０Ｃ３内
の各装置の指定を行うデコーダ（ＤＥＣ）である。これ
らの装置により構成サレるｌ０Ｃ５Ｕ、ＣＰＵ１とＣＲ
Ｔ７間のデータ送受全周知の方法で行う。
２１ＨＣＲＴ７へ送出するデータ金めらかしめ格納する
データメモＩＪ （Ｄ Ｍ ）である。その構成例を第
３図に示す。ＤＭ２１は、８ビツト（１文字）トバリテ
ィピットのＮｌ１１％、ち、ＢＡＮＫＯ〜ＢＡＮＫ７で
アドレス方向は区切られ、各ＢＡＮＫはＢＬＯＣＫＯ〜
ＢＬＯＫ７の８ブロツクに分割される。各プロッりは８
バイトより構成され、第１バイトめはブロック内に格納
されている有効データ長ＤＩ４−示し、２バイトめ以降
はＣＲＴ７へ送出するＤＡＴＡを示す。なおこれらＢＡ
ＮＫ数、 ＢＬＯＣＫ数、データ数は一例であり本発明
を適用するシステムで最適に決めればよい。
データメモＩＪ （Ｄ Ｍ ）である。その構成例を第
３図に示す。ＤＭ２１は、８ビツト（１文字）トバリテ
ィピットのＮｌ１１％、ち、ＢＡＮＫＯ〜ＢＡＮＫ７で
アドレス方向は区切られ、各ＢＡＮＫはＢＬＯＣＫＯ〜
ＢＬＯＫ７の８ブロツクに分割される。各プロッりは８
バイトより構成され、第１バイトめはブロック内に格納
されている有効データ長ＤＩ４−示し、２バイトめ以降
はＣＲＴ７へ送出するＤＡＴＡを示す。なおこれらＢＡ
ＮＫ数、 ＢＬＯＣＫ数、データ数は一例であり本発明
を適用するシステムで最適に決めればよい。
次にＣＰＵ １が本ｌ０Ｃ３−ｉ制御するコマンドのう
ち本発明に関係するコマンド例を説明する。
ち本発明に関係するコマンド例を説明する。
第４図はアドレス２４ビツト（ＡＯＮＡ２３）のフォー
マット例全示し友ものである。第４図におい又４１はＩ
ＯＣの指定を示すエリアであり、ある一定のパターンで
ＩＯＣ指定を示す。４２はｃｐｔｚ即ちバス４〜６Ｖｃ
接続され又いるｌ０Ｃ３の番号を示し、４３はｌ０Ｃ３
内のポート即ち第２図の回線対応部１６０番号全示Ｇ６
ＣＴＬ １９は、ＡＢＵＳ４に送出された内容でＩＯＣ
指定４１と自ｌ０Ｃｉ示すｌ０ＣＮＯ４２により自重ｏ
ｃが指定され几こと全検出しμＰ１０に起動上かけると
共に、他のアドレス情報とＤＢＵＳ Ｓ上のデータの取
込みを行う。一方、μＰ１０はアドレスのコマンド部（
ＣＭＤ）４４（その詳細例金第５図に示しである）全解
析し、ＣＰＵ１の指定する動作全開始する。
マット例全示し友ものである。第４図におい又４１はＩ
ＯＣの指定を示すエリアであり、ある一定のパターンで
ＩＯＣ指定を示す。４２はｃｐｔｚ即ちバス４〜６Ｖｃ
接続され又いるｌ０Ｃ３の番号を示し、４３はｌ０Ｃ３
内のポート即ち第２図の回線対応部１６０番号全示Ｇ６
ＣＴＬ １９は、ＡＢＵＳ４に送出された内容でＩＯＣ
指定４１と自ｌ０Ｃｉ示すｌ０ＣＮＯ４２により自重ｏ
ｃが指定され几こと全検出しμＰ１０に起動上かけると
共に、他のアドレス情報とＤＢＵＳ Ｓ上のデータの取
込みを行う。一方、μＰ１０はアドレスのコマンド部（
ＣＭＤ）４４（その詳細例金第５図に示しである）全解
析し、ＣＰＵ１の指定する動作全開始する。
次に、ＤＭＡによるデータ送出を説明する。
ＣＰＵ １がＭＭ２に送出するデータを格納し友後、第
５図に示すＭＭアドレス０コマンド５１ を発行すると
、ＣＴＬ１９はμＰ１０を起動し、μＰ１０ＵＲＥＧ１
５［格納されているＭＭアドレス全ＤＭＡＣ１４内の転
送アドレスＡ２３〜Ａ１６にセットする。同様に、ＭＭ
アドレス１コマンド５２、ＭＭアドレス２コマンド５５
全発行し、ＭＭ２に格納し九データの先頭アドレスｉ
ＤＭＡＣ１４にセットする。つづいてＣＰＵ１はｌ０Ｃ
３に転送バイト数を指示するために、転送語数０コマン
ド５４、転送語数１コマンド５５ｔ−発行する。ｌ０Ｃ
３はＭＭアドレスコマンドと同様転送語数’ｆｃ ＤＭ
ＡＣ１４にセットする。以上で転送準備ができたので、
ＣＰＵ １はＷＲＩＴＥ ：Ｉ −ｒ ｙド５６を発行
する。ｌ０Ｃ６のμＰ１０はＷＲＩ’Ｉ’Ｅコマンド５
６により、ＤＭＡＣ１４を起動し、ＭＭ２よジ転送デー
タ金読み出し、μＰ１０は回線対応部１６にデータ全転
送し送出指示を行う。回線対応部１６はこの指示により
ＣＲＴ７ヘデータ全送出し、送出終了音μＰ１０へ報告
する。μＰ１０はこの終了報告を受信するとＤＭＡＣｔ
−起動し、次のデータ’１ＭＭ２より読出し、回線対応
部へデータを転送する、以下順次、転送語数で指示され
たデータをＣＲＴへ送出し、すべて送出終了するとＣＰ
Ｕ１へ終了報告を行う。
５図に示すＭＭアドレス０コマンド５１ を発行すると
、ＣＴＬ１９はμＰ１０を起動し、μＰ１０ＵＲＥＧ１
５［格納されているＭＭアドレス全ＤＭＡＣ１４内の転
送アドレスＡ２３〜Ａ１６にセットする。同様に、ＭＭ
アドレス１コマンド５２、ＭＭアドレス２コマンド５５
全発行し、ＭＭ２に格納し九データの先頭アドレスｉ
ＤＭＡＣ１４にセットする。つづいてＣＰＵ１はｌ０Ｃ
３に転送バイト数を指示するために、転送語数０コマン
ド５４、転送語数１コマンド５５ｔ−発行する。ｌ０Ｃ
３はＭＭアドレスコマンドと同様転送語数’ｆｃ ＤＭ
ＡＣ１４にセットする。以上で転送準備ができたので、
ＣＰＵ １はＷＲＩＴＥ ：Ｉ −ｒ ｙド５６を発行
する。ｌ０Ｃ６のμＰ１０はＷＲＩ’Ｉ’Ｅコマンド５
６により、ＤＭＡＣ１４を起動し、ＭＭ２よジ転送デー
タ金読み出し、μＰ１０は回線対応部１６にデータ全転
送し送出指示を行う。回線対応部１６はこの指示により
ＣＲＴ７ヘデータ全送出し、送出終了音μＰ１０へ報告
する。μＰ１０はこの終了報告を受信するとＤＭＡＣｔ
−起動し、次のデータ’１ＭＭ２より読出し、回線対応
部へデータを転送する、以下順次、転送語数で指示され
たデータをＣＲＴへ送出し、すべて送出終了するとＣＰ
Ｕ１へ終了報告を行う。
以上説明しｆｃＤＭＡによるデータ送出方法は、従来と
同様である。しかし、例えば同一のデータ全何度も送出
する場合にその都度上述した様にＤＭＡ１起動するのは
不経済である。そこで本発明では、このようなデータ等
を送出する場合、次の様にする。
同様である。しかし、例えば同一のデータ全何度も送出
する場合にその都度上述した様にＤＭＡ１起動するのは
不経済である。そこで本発明では、このようなデータ等
を送出する場合、次の様にする。
まず、ＣＲＴへ送るデータをあらかじめ、ＤＭ２１の各
ＢＡＮＫの各ＢＬＯＣＫへ格納する。例えばＢＡＮＫｌ
のＢＬＯＣＫｌのアドレス２番地にＩ Ａ Ｉなるデー
タ全格納する場合は、第６図に示すパターンをＣＰＵ１
が発行する。
ＢＡＮＫの各ＢＬＯＣＫへ格納する。例えばＢＡＮＫｌ
のＢＬＯＣＫｌのアドレス２番地にＩ Ａ Ｉなるデー
タ全格納する場合は、第６図に示すパターンをＣＰＵ１
が発行する。
次ＫＢＡＮＫ内の各ＢＬＯＣＫのデータ転送方法の一例
を説明する。例えば、０ＢＡＮＫのＩ ＢＬＯＣＫ、５
ＢＬＯＣＫおよび６ ＢＬＯＣＫのデータを転送し几
い場合、ＣＰＵ１はアドレスバスに第５図の５７のパタ
ーンを送出すると共に、データバス上には１゜６・６ビ
ツトに“７′をたてる。ｌ０Ｃ３内のμＰ１０は本コマ
ンドを受けると、まずデータビットで°１“のたってい
るピット位置を判定する。この場合１ビツトめに°１°
が立っているので、０ＢＡＮＫのＩＢＬＯＣＫめを読み
始める。第６図に示した様に、第１バイトめにはデータ
長ＤＬが格納されているので、データ長ＤＩ４−ＲＡＭ
１２に退避する。つぎに第２バイトめ即ちＤＡＴＡＯｉ
読み出し、回線対応部１６ヘデータを送出すると共にＲ
ＡＭ １２に格納したデータ長音−１する。この動作を
順次行い、ＲＡＭ １２に格納し几データ長が０（ゼＯ
）Ｋなっ＊ら、１ＢＬＯＣＫからのデータ読出しを停止
する。次にデータビットが”１′の立っているピット位
置を判定する。この場合第５ビツトめに１１′が友って
いるので、ＯＢＡＮＫの５ＢＬＯＣＫのデータを読み出
し、前述したのと同様に処理を行う。この様に順次処理
を行い、ＣＰＵ １かも指定され几全ＢＬＯＧＫのデー
タｔＣＲＴ ７へ送出し、完了するとｌ０Ｃ３はＣＰＵ
１へ終了報告を行う。
を説明する。例えば、０ＢＡＮＫのＩ ＢＬＯＣＫ、５
ＢＬＯＣＫおよび６ ＢＬＯＣＫのデータを転送し几
い場合、ＣＰＵ１はアドレスバスに第５図の５７のパタ
ーンを送出すると共に、データバス上には１゜６・６ビ
ツトに“７′をたてる。ｌ０Ｃ３内のμＰ１０は本コマ
ンドを受けると、まずデータビットで°１“のたってい
るピット位置を判定する。この場合１ビツトめに°１°
が立っているので、０ＢＡＮＫのＩＢＬＯＣＫめを読み
始める。第６図に示した様に、第１バイトめにはデータ
長ＤＬが格納されているので、データ長ＤＩ４−ＲＡＭ
１２に退避する。つぎに第２バイトめ即ちＤＡＴＡＯｉ
読み出し、回線対応部１６ヘデータを送出すると共にＲ
ＡＭ １２に格納したデータ長音−１する。この動作を
順次行い、ＲＡＭ １２に格納し几データ長が０（ゼＯ
）Ｋなっ＊ら、１ＢＬＯＣＫからのデータ読出しを停止
する。次にデータビットが”１′の立っているピット位
置を判定する。この場合第５ビツトめに１１′が友って
いるので、ＯＢＡＮＫの５ＢＬＯＣＫのデータを読み出
し、前述したのと同様に処理を行う。この様に順次処理
を行い、ＣＰＵ １かも指定され几全ＢＬＯＧＫのデー
タｔＣＲＴ ７へ送出し、完了するとｌ０Ｃ３はＣＰＵ
１へ終了報告を行う。
本発明によると、データ転送量の少ない決められたデー
タブロックを複数個入出力装置へ送出する場合、例えば
最近高機能化されてきたキャラクタデイスプレィの動作
モード’１Ｅｓｃキャラクタ＋データによりダイナミッ
クに変える場合は、コマンド発行の多いダイレクトアク
セス制御を用いずに、容易に実現できる。
タブロックを複数個入出力装置へ送出する場合、例えば
最近高機能化されてきたキャラクタデイスプレィの動作
モード’１Ｅｓｃキャラクタ＋データによりダイナミッ
クに変える場合は、コマンド発行の多いダイレクトアク
セス制御を用いずに、容易に実現できる。
このため、プロセッサの処理能力向上が図れるばかりで
なく、ン７ト作成工数の少ない、即ち経済的なシステム
の提供ができる。
なく、ン７ト作成工数の少ない、即ち経済的なシステム
の提供ができる。
第１図は本発明の一実施例全適用する入出力制御システ
ム構成図、第２図は本発明の一実施例を適用した入出力
制御装置の構成図、第５図は第２図に示す入出力制御装
置内のデータメモリ構成図、第４図はコマンドフォーマ
ット図、第５図はコマンド説明図、第６図は具体的なコ
マンド説明図である。
ム構成図、第２図は本発明の一実施例を適用した入出力
制御装置の構成図、第５図は第２図に示す入出力制御装
置内のデータメモリ構成図、第４図はコマンドフォーマ
ット図、第５図はコマンド説明図、第６図は具体的なコ
マンド説明図である。
Claims (1)
- １、アドレスバス、データバスおよび制御バスの３種類
の共通バスにプロセッサ、主記憶装置および複数の入出
力制御装置がバス結合方式により接続され、入出力制御
装置番号およびコマンドを主記憶装置のアドレスの一部
に割りあてるメモリマップ方式を用いる入出力制御シス
テムにおいて、該入出力制御装置内に一時記憶装置を設
け、プロセッサより、あらかじめ該一時記憶装置にデー
タおよびデータ長なるブロックを複数個格納しておき、
プロセッサからのアドレスにより該一時記憶装置から入
出力機器へのデータ送出を、またデータによりブロック
のデータ送出順序を指定することを特徴とする入出力制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1702488A JPH01193960A (ja) | 1988-01-29 | 1988-01-29 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1702488A JPH01193960A (ja) | 1988-01-29 | 1988-01-29 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01193960A true JPH01193960A (ja) | 1989-08-03 |
Family
ID=11932425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1702488A Pending JPH01193960A (ja) | 1988-01-29 | 1988-01-29 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01193960A (ja) |
-
1988
- 1988-01-29 JP JP1702488A patent/JPH01193960A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5016160A (en) | Computer system having efficient data transfer operations | |
| JP2586833B2 (ja) | データプロセッサ | |
| JP3181515B2 (ja) | データ転送方法及びその方法を用いたデータ転送装置 | |
| US5283872A (en) | SCSI device having transfer parameter storage memory blocks which correspond to each apparatus | |
| JPH0146892B2 (ja) | ||
| US5935204A (en) | System for a multi-processor system wherein each processor transfers a data block from cache if a cache hit and from main memory only if cache miss | |
| EP0332151A2 (en) | Direct memory access controller | |
| WO1999034273A2 (en) | Automated dual scatter/gather list dma | |
| JPH06202944A (ja) | データ処理システムにおけるメモリの拡張方法及びシステム | |
| JPH01125644A (ja) | データ転送装置 | |
| EP0787326B1 (en) | System and method for processing of memory data and communication system comprising such system | |
| JP3198510B2 (ja) | アドレス変換方式 | |
| US6904481B1 (en) | Bus sequence operation with automatic linking from current I/O information to subsequent I/O information | |
| JPS6240736B2 (ja) | ||
| JPS58185080A (ja) | メモリ・アクセス方法及び双方向デ−タ・バイト整列装置 | |
| JP3442099B2 (ja) | データ転送記憶装置 | |
| JPH076133A (ja) | データ転送方法及びデータ処理システム | |
| KR950001929B1 (ko) | 다단 송수신 데이타의 중계제어장치 및 그 방법 | |
| JP2003186666A (ja) | マイクロコンピュータおよびｄｍａ制御回路 | |
| JPH0713918A (ja) | データ転送方法及びデータ処理システム | |
| JPH0194741A (ja) | 通信制御装置の割込み制御方式 | |
| JPS5855541B2 (ja) | デ−タ照会方式 | |
| JPH01177661A (ja) | データ転送装置 | |
| JPH09152943A (ja) | ディスク制御装置 | |
| JPS60176106A (ja) | シ−ケンスコントロ−ラ |