JPH0119404Y2 - - Google Patents

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JPH0119404Y2
JPH0119404Y2 JP1985101810U JP10181085U JPH0119404Y2 JP H0119404 Y2 JPH0119404 Y2 JP H0119404Y2 JP 1985101810 U JP1985101810 U JP 1985101810U JP 10181085 U JP10181085 U JP 10181085U JP H0119404 Y2 JPH0119404 Y2 JP H0119404Y2
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Description

【考案の詳細な説明】 Ａ 産業上の利用分野 本考案は縦形PNPトランジスタを含む集積回
路に関する。
Ｂ 従来技術 モノリシツク集積回路技術では、集積回路構造
内で種々の能動素子及び受動素子を互いに分離す
ることを必要とするのが普通である。こういう装
置の分離は、PN接合の逆バイアス、部分的な誘
電体による分離、並びに完全な誘電体による分離
によつて行なわれている。この為に使われる誘電
体材料は２酸化シリコン、硝子等である。特に集
積密度が高くなつた場合の好ましい分離は、或る
形式の誘電体による分離である。誘電体による分
離は、分離部に接して回路素子を形成できるの
で、集積回路チツプに於ける能動素子及び受動素
子の実装密度が一層大きくなり、従つてPN接合
による分離よりも実質的に有利である。
上に述べた分離の結果、モノリシツク・シリコ
ンの分離されたポケツトが出来る。バイポーラ形
トランジスタや電界効果トランジスタの様な能動
素子、並びに抵抗やダイオードの様な受動素子を
これらの単結晶シリコンのポケツト内に形成する
ことが出来る。プレーナ形シリコン装置を形成す
る場合の主な工程は、例えば1972年にニユーヨー
ク州のResearch and Education Associationか
ら出版されたMax Fogiel書“Modern
Microelectronics”の第463頁乃至第472頁に記載
されている。簡単に云うと、この方法は、例えば
シリコンのＰ形基板を作り、表面を酸化し、標準
的な露光及び食刻方法を用いて、２酸化シリコン
内に窓をあけ、この窓を介して埋込Ｎ＋形領域を
拡散する。２酸化シリコンを取去り、その上にＮ
形シリコンのエピタキシヤル層を成長させる。エ
ピタキシヤル層の成長の間、埋込層がエピタキシ
ヤル層の中に幾分外方拡散する。埋込層は、この
例では、NPN形トランジスタのサブコレクタに
なるものである。エピタキシヤル層の表面に別の
２酸化シリコン層を成長させ、フオトレジスト及
び食刻方法によつて２酸化シリコン内に拡散を行
なう為の開口を形成し、分離用の拡散又は誘電体
の分離部を形成して、単結晶シリコンのポケツト
を分離する。NPN形トランジスタのベースを形
成する所並びにＰ形抵抗を形成する場合は、それ
を形成する所で、２酸化シリコン被覆に開口を形
成し、Ｐ形拡散によつてＮ形エピタキシヤル層内
にPN接合を形成する。表面を再び酸化し、露光
及び食刻方法を用いて、エミツタ並びにコレクタ
の接続部となる領域をあける。次にエミツタと接
続部（リーチスルー）の拡散を行なう。表面を再
び酸化し、次にオーミツク接点を設ける為に、普
通の露光及び食刻方法を用いて、２酸化シリコ
ン・マスク内に開口を作る。次にアルミニウム被
膜等を用いて表面全体をメタライズし、普通の露
光及び食刻方法を用いて、金属被膜を選択的に食
刻することにより相互接続部を形成する。
Ｃ 考案が解決しようとする問題点 複数個のPNPトランジスタ及びNPNトランジ
スタを同じ半導体本体上に形成する様な集積回路
を製造する場合、縦形NPNトランジスタ及び縦
形PNPトランジスタを製造する実用的な方法が
なかつた。こういう構造を作る場合、トランジス
タの電気特性を犠牲にしていた。その犠牲の為、
PNPトランジスタでは、電流利得が小さく、飽
和抵抗値が大きくなつた。この様なPNPトラン
ジスタはNPNトランジスタに較べると性能が劣
る。或る製造方法では、２重拡散方法による
NPN及びPNPトランジスタの製造が相次いで行
なわれる。この方法では、前に拡散した部分が後
で拡散する際に移動するという望ましくないこと
が起る為、プロセス制御が非常に複雑になる。
この問題を解決する別の方法は、NPNトラン
ジスタ及び横形PNPトランジスタを同時に作る
ことであつた。横形構造では、半導体層が普通は
ベースを構成し、エミツタ及びコレクタ領域はベ
ース内にあるが、相隔たつている。横形PNPト
ランジスタのエミツタ領域もコレクタ領域も、２
重拡散によるNPNトランジスタのベース領域を
形成する為に使われる拡散工程の間に形成するこ
とが出来る。その為NPNトランジスタが形成さ
れた後の高温の処理工程がない。この方法によつ
て形成された横形PNPトランジスタは、βが非
常に小さく、エミツタ電流の増加に伴つて、βが
急速に低下するという２つの大きな問題がある。
米国特許第3971059号には、縦形NPNトランジス
タ及び横形PNPトランジスタの相補形装置を作
ることが記載されている。
米国特許第3611067号及びIBM TDB第15巻、
第１号、1972年６月号、第261頁には、従来の幾
つかの難点を解決する為に、PNPトランジスタ
にシヨツトキ障壁コレクタを使うことが記載され
ている。この米国特許では２重拡散によるNPN
トランジスタと、拡散したエミツタ、エピタキシ
ヤルのベース及びシヨツトキ障壁コレクタを含む
縦形構造を持つたPNPトランジスタとを用いて
いる。この米国特許の構造でエピタキシヤル成長
のベースを必要とするのは、プロセスが著しく複
雑になり、ベースの単結晶エピタキシヤル成長の
際、その構造の他の面の上にポリシリコンを成長
させるという問題があり、高温のエピタキシヤル
成長の際に他の拡散領域が移動する原因になる
し、その他にも、PNPトランジスタの利得及び
周波数応答に悪影響がある。前掲TDBの論文の
場合、エピタキシヤル成長の間に硼素の埋込エミ
ツタ領域の実質的な外方拡散がある為、よくても
PNPトランジスタは動作特性が不良になる。硼
素が横方向にも垂直方向にも一層急速に移動し
て、補償済みポケツトの寸法を横方向に拡大する
と共に垂直方向には表面に達し、PNPトランジ
スタのエミツタとコレクタに影響すると考えられ
る。
米国特許第3861968号、同第3930909号及び同第
3999080号には相補形のPNP及びNPNトランジ
スタが記載されている。然し、これらは相補形の
トランジスタとは云つても、どちらかと云えば複
雑な製造方法を用い、実際に使うにははつきりと
不利であるから、一般的な興味があるにすぎな
い。米国特許第3648130号、同第3922565号及び同
第4005469号には、集積回路トランジスタにシヨ
ツトキ障壁コレクタ接点を使うことが記載されて
いるが、縦形のPNP及びNPNトランジスタの集
積構造の問題に対する解決策は記載されていな
い。
Ｄ 問題点を解決するための手段 本考案は、縦形NPNトランジスタと共に形成
するのに適した構造の縦形PNPトランジスタを
含む集積回路を提供する。この集積回路は、Ｐ形
の半導体基板と、該基板上に形成されたＮ形のエ
ピタキシヤル層とが構成される。エピタキシヤル
層は分離領域によつて互いに分離されている複数
の半導体領域（ポケツト）を含み、そのうちの少
なくとも１つにおいて、基板との界面付近に埋込
Ｎ形領域が設けられる。この埋込Ｎ形領域は、
NPNトランジスタの場合は、周知のようにサブ
コレクタとして働くが、本考案によるPNPトラ
ンジスタの場合は分離領域として働く。PNPト
ランジスタを形成すべき半導体領域においては、
埋込Ｎ形領域の上に埋込Ｐ形エミツタ領域が設け
られ、更にこのエミツタ領域を表面まで延在させ
るためのＰ形接続領域が設けられる。当該半導体
領域の表面には、Ｐ形接続領域とオーミツク接触
するエミツタ電極、半導体領域とオーミツク接触
するベース電極、及び半導体領域とシヨツトキ接
触するコレクタ電極が設けられる。
PNPトランジスタの構造を上述のようにする
と、NPNトランジスタと共に同じ基板に形成す
る場合、埋込Ｐ形エミツタ領域を除いて、NPN
トランジスタの製造ステツプをそのまま利用する
ことができる。
Ｅ 実施例 次に第１図乃至第１０図について具体的に説明
すると、本考案に従う集積回路の製造工程は、Ｐ
形単結晶シリコン材料のウエーハ又、基板１０か
ら始まる。基板１０は、硼素の様なＰ形材料を含
む適当な溶融物から、＜100＞の結晶配向を持つ種
子結晶を用いて、単結晶の棒を引上げることによ
つて作られる。この結果得られた棒を薄切りし
て、やはり＜100＞の表面結晶配向を持つ非常に
薄いウエーハを作る。Ｐ形シリコン・ウエーハは
比抵抗が10乃至20オーム・センチであることが好
ましい。
第１図について説明すると、基板とは導電型の
異なる領域１２を基板１０内に形成する。この領
域はイオン注入法によつて形成することが好まし
いが、普通の拡散方法によつて形成してもよい。
領域１２は、シリコン基板の場合、最初の半導体
表面上に熱酸化によつて２酸化シリコンの絶縁層
１４を作ることによつて形成される。２酸化シリ
コンの好ましい厚さは3000Åである。熱酸化によ
つて作られた２酸化シリコン層に普通の露光及び
食刻法によつて開口をあける。次に、加熱により
又は熱分解方法により、この開口の中に厚さ約
250乃至300Åの２酸化シリコン層１６を成長させ
る。この厚さがこの後のイオン注入工程に対する
スクリーンとして作用する。酸化されたシリコ
ン・ウエーハをイオン注入装置内に配置し、
50keVで１×1016原子／cm2の線量の砒素イオンに
さらす。その期間は、注入範囲Rp＝320Å、σ＝
118ÅのＮ＋形層１２が得られる位の期間にし、
その後の焼鈍サイクルの後、シート抵抗値が８乃
至10オーム・スクエアの埋込層が得られる様にす
る。この構造をイオン注入装置から取出し、適当
な加熱装置内に配置して、イオン注入層を約1100
℃で酸素中で５分間、アルゴン中で70分間、蒸気
中で55分間そして酸素中で５分間加熱する。この
熱処理の効果として、砒素が一層深くＰ形基板の
中に追い込まれると共に、表面が更に酸化され
る。次に２酸化シリコンの表面層１４，１６を適
当な食刻法によつて除去する。
次にこの構造をエピタキシヤル成長室内に配置
し、基板１０，１２の表面の上にエピタキシヤル
層１８を成長させる。このエピタキシヤル層の厚
さは任意の所望の値でよいが、この考案で対象に
する様な種類の性能の高い装置を得る為には、こ
の厚さは約２ミクロン未満にすべきである。エピ
タキシヤル層の好ましい厚さは約1.2ミクロンで
ある。基板１０，１２に対する層１８の成長は、
約1000乃至1200℃のSiCl4／H2又はSiH4／H2混
合物を使うという様な普通の方法によつて行なわ
れる。エピタキシヤル成長の間、層１２内のドー
プ剤がエピタキシヤル層内に移動する。この結果
第２図の層２０が出来、その一部分は、第１図乃
至第１０図に示す方法によつて形成されるNPN
トランジスタのサブコレクタ並びに／又はPNP
トランジスタのPN接合分離領域として役立つ。
次の一連の工程は、シリコン構造の反応性イオ
ン食刻方法に関するものである。湿つた又は乾燥
した酸素雰囲気内で970℃の温度に於ける熱成長、
又は化学蒸着（CVD）の普通の方法により、２
酸化シリコン層２２が形成される。窒化シリコン
及び酸化アルミニウム又はその組合せの様な他の
マスク材料を使うことも出来る。800℃に於ける
シラン及びN2Oの化学蒸着により、1000乃至
3000Åの２酸化シリコン被覆を形成することが好
ましい。最初の凹部酸化工程は、埋込PN接合分
離領域まで、NPN及びPNPトランジスタのベー
ス用分離領域を形成することである。普通の露光
及び食刻方法により、分離領域を形成しようとす
る所で、２酸化シリコン２２内に適当な開口を形
成する。次にこの構造をシリコン反応性イオン食
刻雰囲気内に入れる。この反応性イオン食刻方法
は、特開昭52−9648号公報に詳しく記載されてい
る。この公開公報に記載された、RFで誘起され
るプラズマは、反応性の塩素、臭素又は沃素種目
である。マスク層の厚さは2000乃至20000Åであ
るが、厚さを幾らにするかはシリコンの溝に必要
な深さに関係する。RF放電装置について詳しい
ことは前掲公開公報に記載されている。反応性イ
オン食刻又はプラズマ雰囲気は、アルゴンの様な
不活性ガスと塩素種目との組合せであることが好
ましい。印加する適当な電力は、RF電圧源から
約0.1乃至0.75ワツト／cm2程度であり、これによ
つてシリコンの反応性イオン食刻作業が適当な速
度で実行される位の電力密度になる。この食刻の
所望の結果として、浅い開口が得られ、この開口
又は溝部は少なくとも部分的にＮ＋形領域２０に
入り込む。
２番目のシリコン反応性イオン食刻方法は、単
結晶シリコン領域の間に深い分離領域を形成する
ことである。普通の食刻方法によつて２酸化シリ
コン被覆２２を除去する。別の２酸化シリコン層
を0.6乃至0.8ミクロンの厚さに形成するが、これ
は800℃でシラン及びN2Oの高温分解による付着
で行なうのが好ましい。この時、付着する際の高
温分解による２酸化シリコンによつて開口が埋め
られ、分離領域２４が形成される。次に普通の露
光及び食刻方法により、新しい２酸化シリコン被
覆内に開口が形成される。この開口の場所は、単
結晶シリコン領域を分離する所望の誘電体分離領
域を形成しようとする場所である。次にこの構造
を前に述べた反応性イオン食刻雰囲気内に入れ
る。前述の開口を介して、シリコンの反応性イオ
ン食刻が所望の深さまで行なわれる。開口がＮ＋
形領域２０を通抜けて基板領域１０に入り込むこ
とが好ましい。反応性イオン食刻によつて溝部又
は開口を形成する好ましい方法が、米国特許第
4104086号に記載されている。
次の工程は、本体を酸化雰囲気にさらすことに
より、開口又は溝部を熱酸化することである。こ
の雰囲気は例えば970℃の湿つた酸素であつてよ
い。本体を約10乃至30分間この雰囲気にさらし、
開口又は溝部の中に約500乃至2000Åの好ましい
厚さを持つ２酸化シリコンを作る。この熱酸化物
の目的は、２酸化シリコンの良好な界面特性を保
証することである。化学蒸着（CVD）による誘
電体材料では、この界面の性質はそれ程よくない
のが普通であるからである。この後、拡散した接
合を誘電体分離部に接触させることが出来る様に
する為には、品質の良好な誘電体材料が必要であ
る。蒸着された２酸化シリコンを用いて、開口が
適当な誘電体材料で完全に充填される。この方法
の詳細は前掲米国特許第4104086号に記載されて
いる。
場合によつては、高温分解による付着工程の前
に、溝部の底にある酸化物の底を介して硼素イオ
ンをイオン注入することが好ましいことがある。
こうすると、分離領域の下にＰ＋領域が形成さ
れ、それが分離領域の下にあるＰ形領域がＮ形材
料に反転するのを妨げる。
高温分解による２酸化シリコンが好ましくは２
乃至３ミクロンの厚さに付着される。好ましい充
填過程は、CO2／SiH4／N4又はN2O／SiH4／N2
のガス混合物を使つて800乃至1000℃で２酸化シ
リコンを化学蒸着することである。典型的な蒸着
速度は毎分50乃至100Å程度である。
次の工程は、表面から過剰の２酸化シリコンを
除去する為に、化学蒸着された２酸化シリコン層
を反応性イオン食刻によつて食刻することであ
る。この過程に使われる装置は低圧スパツタ食刻
形装置にし、ウエーハをシリコンの陰極カバー板
の上に配置する。SiO2／Siの比が大体１：１に
なる様に、食刻剤としてCF4の様な弗素化炭化水
素を使う。ガス圧力は10乃至70ミクロンにし、ガ
スの流量は２乃至50c.c.／分にする。RF電力レベ
ルは0.1ワツト／cm2にする。
第４図は誘電体分離領域２６によつて所望の単
結晶シリコン領域が完全に分離されたことを示
す。本体の表面が0.3乃至0.5ミクロンの熱酸化物
を成長させることによつて再び酸化され、２酸化
シリコン層２８を所望の厚さにする。
第５図では、PNPトランジスタの埋込エミツ
タの注入が行なわれる。露光及び食刻方法を用い
て、フオトレジスト・パターン３０の露光及び現
像を行ない、次にフオトレジスト区域の一部分を
除去して、Ｐ＋形イオン注入を行なうべき領域を
露出する。次にこの構造を適当なイオン注入装置
内に配置し、500keV及び５×1014原子／cm2で、
硼素のイオン注入を行なう。構造の表面上には、
250乃至500Åの薄い酸化物被覆２８を残したまま
にすることに注意されたい。この２酸化シリコン
被覆は、イオン注入工程に対するスクリーンの作
用がある。フオトレジスト層３０を除去する。こ
の過程の結果、Ｐ形埋込エミツタ３２が得られ
る。
次に第６図について説明すると、NPNトラン
ジスタのベース並びにPNPトランジスタのエミ
ツタ接続拡散部が形成される。この為、簡単なフ
オトレジスト３４を適用し、フオトレジストの露
光並びに現像を行なつて、NPNトランジスタの
ベース領域並びにPNPトランジスタのＰ形接続
部となる領域をフオトレジストの中で露出する。
この構造を再び適当なイオン注入装置内に配置
し、150keV及び５×1012cm2の線量で、構造の表
面に硼素のイオン注入を加える。フオトレジスト
層３４を除去する。この後の高温処理工程がこの
工程に対する焼鈍サイクルとして作用する。この
時構造はベース領域３６とエミツタ接続領域３８
を持つ。
次に第７図について説明すると、適当な食刻剤
を用いて、２酸化シリコン層２８を除去する。約
970℃の湿つた酸素を使つて、800乃至1000Åの２
酸化シリコン層40を熱成長させる。化学蒸着過程
により800乃至1000Åの窒化シリコン層４２を形
成する。窒化シリコン層は、シラン及びアンモニ
アの混合物から窒素担体ガスの中で800℃で蒸着
される。800乃至1000Åの化学蒸着による２酸化
シリコン層（図に示してない）が、窒素雰囲気内
でシラン及びN2Oを使うことによつて形成され
る。普通の露光及び食刻方法を用いて、高温分解
による２酸化シリコン・マスク中の所望の区域を
開け、次にそれを使つて、窒化シリコン層４２内
の所望の区域を食刻する。その後、高温分解の２
酸化シリコン・マスクを除去し、窒化シリコン層
４２をマスクとして使つた、２酸化シリコン層４
０をシリコンの表面まで食刻する。この時露出し
た区域は、電気接点用開口、NPNトランジスタ
のエミツタ拡散用開口、並びにNPNトランジス
タ及びPNPトランジスタのＮ＋形接続領域であ
る。１ミクロンのフオトレジスト層を表面に適用
し、露光、現像、食刻して、接続領域の注入イオ
ンに対するフオトレジスト・マスク４４を形成す
る。次に200keVの電力で１×1015cm-2の線量の
燐を用いて、この構造を適当なイオン注入装置内
でイオン注入する。その後、フオトレジスト層４
４を除去する。
１ミクロンの別のフオトレジストを適用し、露
光、現像して、エミツタ用フオトレジスト・マス
ク４６として使う。NPNトランジスタのコレク
タ接続部、PNPトランジスタのベース接点、並
びにPNPトランジスタのＮ形接続部にも開口が
ある。この構造を適当なイオン注入装置に入れ、
40keVの電力で３×1015cm-2の線量で砒素イオン
を注入する。この後、適当な食刻方法によつて、
フオトレジスト層４６を除去する。ウエーハは窒
素雰囲気内で20乃至30分間、1000℃で焼鈍され
る。
次に蒸着又はその他の手段により、構造の上面
に適当なオーミツク接点金属をつける。典型的な
接点材料はアルミニウム又はアルミニウム銅であ
る。然し、白金、パラジウム、モリブデン等の様
な他の周知の材料を使うことが出来る。露光及び
食刻方法を用いて、一面に拡がる金属層から半導
体構造の表面上に所望の導電線を作る。
第１０図は上に説明した方法によつて完成され
たNPNトランジスタ及びPNPトランジスタの構
造を示す。この構造で、NPNトランジスタはエ
ミツタ電気接点５０、ベース接点５２及びコレク
タ接続接点５４を有する。PNPトランジスタは
エミツタ接続接点５６、ベース接点５８、シヨツ
トキ障壁コレクタ接点６０及びPN分離接点６２
を有する。
第１１図及び第１２図には、PNPトランジス
タとシヨツトキ障壁ダイオード７０との組合せが
示されている。PNPトランジスタはシヨツトキ
障壁コレクタ７４、ベース領域７６、Ｎ＋形ベー
ス接点７８、ベース電極８０、エミツタ領域８
２、エミツタ接続部８４及びエミツタ電極８６で
構成される。第１１図と第１２図の違いは、第１
１図の場合には、分離領域７２が埋込Ｎ＋形領域
２０に入り込み、シヨツトキ障壁ダイオード区域
の表面領域をPNPトランジスタの表面領域から
部分的に分離することである。これは分離された
PNPトランジスタを作るという利点がある。
シヨツトキ障壁ダイオード７０は次の様にして
作られる。最初にシヨツトキ障壁コレクタ７４の
接点区域を開け、その上にＮ形シリコンに対する
障壁（φ）が大きいPt，Pd等の様な金属を付着
する。ウエーハを450乃至550℃で15乃至30分間、
不活性雰囲気内で加熱して、露出したシリコン区
域内にPtSi，PdSi等を形成する。酸化物の上の
金属を除去し、次にダイオード７０の接点区域を
適当な食刻剤であける。Ｎ形シリコンに対する障
壁（φ）が小さいTi，Ta，Ti−Ｗ等の様な金属
をウエーハの上に蒸着する。この薄層は、普通は
2000乃至5000Åであるが、その上にAl−Cuの様
な電流を通す金属の厚い層を蒸着する。金属パタ
ーンを食刻し、ウエーハを再び不活性雰囲気内で
400乃至500℃で20乃至30分間加熱する。かくし
て、74のところでは、φが約0.82eVの障壁の大
きいシヨツトキ・ダイオードが得られ、70のとこ
ろでは、φが約0.5eVの障壁の低いシヨツトキ・
ダイオードが出来る。
第１３図には普通のダイオード・トランジスタ
論理回路（DTL）が示されている。９２は普通
の障壁の大きいシヨツトキ・ダイオード・クラン
プであつて、トランジスタ９４の飽和を防止す
る。入力ダイオード９６は障壁の小さいダイオー
ドである。
第１４図は第１１図及び第１２図に示したシヨ
ツトキ障壁ダイオードとPNPトランジスタの組
合せの等価回路である。抵抗９０は第１１図及び
第１２図の外部の抵抗である。この例では、障壁
の小さいダイオード７０及びシヨツトキ障壁を持
つPNPトランジスタがダイオード・トランジス
タ論理回路を形成する。シヨツトキ・コレクタを
持つPNPトランジスタは、普通の意味では飽和
せず、クランプ・ダイオードの必要がない。この
為、この形式のダイオード・トランジスタ論理回
路は実装密度を高くすることが出来る。
【図面の簡単な説明】
第１図乃至第１０図は本考案に従う集積回路を
工程順に示す概略断面図、第１１図及び第１２図
は本考案の集積回路にシヨツトキ障壁ダイオード
を組込んだ例を示す概略断面図、第１３図は普通
のダイオード・トランジスタ論理回路を示す回路
図、第１４図は第１１図又は第１２図に示した集
積構造の等価回路を示す回路図である。 １０……基板、１２……埋込Ｎ形領域、１８…
…エピタキシヤル層、２６……分離領域、３２…
…PNPトランジスタの埋込エミツタ領域、３６
……NPNトランジスタのベース領域、５０，５
２，５４，５６，５８，６０……接点。

Claims (1)

  1. 【実用新案登録請求の範囲】 (イ) Ｐ形の半導体基板と、 (ロ) 前記基板上に形成され、分離領域によつて互
    いに分離されている複数の半導体領域を含むＮ
    形エピタキシヤル層と、 (ハ) 前記複数の半導体領域のうちの少なくとも第
    １半導体領域及び第２半導体領域において当該
    半導体領域と前記基板との界面付近に形成され
    た埋込Ｎ形領域と、 (ニ) 前記第１半導体領域において、前記埋込Ｎ形
    領域を前記第１半導体領域の表面に接続するＮ
    形接続領域、前記Ｎ形エピタキシヤル層に形成
    されたＰ形ベース領域、該Ｐ形ベース領域に形
    成されたＮ形エミツタ領域、並びに前記Ｎ形接
    続領域、前記Ｐ形ベース領域及び前記Ｎ形エミ
    ツタ領域とそれぞれオーミツク接触する電極で
    構成されたNPNトランジスタと、 (ホ) 前記第２半導体領域において、前記埋込Ｎ形
    領域の上に形成された埋込Ｐ形エミツタ領域、
    該エミツタ領域を前記第２半導体領域の表面に
    接続するＰ形接続領域、該Ｐ形接続領域及び前
    記第２半導体領域とそれぞれオーミツク接触す
    る電極、前記第２半導体領域とシヨツトキ接触
    する電極、並びに前記埋込Ｎ形領域を逆バイア
    スするための電極で構成されたPNPトランジ
    スタと、 を有する縦形PNPトランジスタを含む集積回路。
JP1985101810U 1977-10-25 1985-07-05 縦形ｐｎｐトランジスタを含む集積回路 Granted JPS6142862U (ja)

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