JPH01194606A - Ｍｏｓｆｅｔのドライブ回路 - Google Patents
Ｍｏｓｆｅｔのドライブ回路Info
- Publication number
- JPH01194606A JPH01194606A JP1704388A JP1704388A JPH01194606A JP H01194606 A JPH01194606 A JP H01194606A JP 1704388 A JP1704388 A JP 1704388A JP 1704388 A JP1704388 A JP 1704388A JP H01194606 A JPH01194606 A JP H01194606A
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- Japan
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- mosfet
- transistor
- voltage
- circuit
- transformer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、各種装置の電源用として、スイッチングレギ
ュレータ、ＰＷＭ （パルスコードモジュレーション）
方式での正弦波発生インバータ等に使用されるパワーＭ
Ｏ３・・ＦＥＴのドライブ回路に係り、特に、制御範囲
の良好なＭＯＳＦＥＴのドライブ回路に関するものであ
る。
ュレータ、ＰＷＭ （パルスコードモジュレーション）
方式での正弦波発生インバータ等に使用されるパワーＭ
Ｏ３・・ＦＥＴのドライブ回路に係り、特に、制御範囲
の良好なＭＯＳＦＥＴのドライブ回路に関するものであ
る。
ＭＯＳ Ｆ ＥＴのドライブ回路として、（１１公表さ
れたものに、「日立パワーＭＯＳＦＥＴデータブック」
（図６−２３）に示されるものがあり、又、（２）特
開昭５９−１０４８３０号公報に開示されるものがある
。
れたものに、「日立パワーＭＯＳＦＥＴデータブック」
（図６−２３）に示されるものがあり、又、（２）特
開昭５９−１０４８３０号公報に開示されるものがある
。
上記従来の回路を第３図ないし第５図に示す。
第３図は上記（１）の公表された文献による回路である
。同図で、■はＭＯＳＦＥＴ、２〜４はトランジスタ、
８〜１３は抵抗、１６はパルストランス、１７．１８は
ダイオード、１９はコンデンサである。
。同図で、■はＭＯＳＦＥＴ、２〜４はトランジスタ、
８〜１３は抵抗、１６はパルストランス、１７．１８は
ダイオード、１９はコンデンサである。
第３図において、制御パルス入力をローレベルとすると
トランジスタ４はオフ、トランジスタ３はオンとなり、
パルストランス１６を通してＭＯＳＦＥＴＩのゲートＣ
にプラス電圧を供給してＭ０３ＦＥＴＩはオンとなる。
トランジスタ４はオフ、トランジスタ３はオンとなり、
パルストランス１６を通してＭＯＳＦＥＴＩのゲートＣ
にプラス電圧を供給してＭ０３ＦＥＴＩはオンとなる。
一方、制御パルス入力をハイレベルとすれば、トランジ
スタ４はオン、トランジスタ３はオフとなり、トランス
１６への給電はストップされるため、トランス巻線には
逆起電力が出力される（いわゆるフライバック電圧が発
生する）。従って、トランジスタ２のベースは正となり
、トランジスタ２はオンとなる。これによりＭＯＳＦＥ
Ｔのゲートに充電されている電荷（ＭＯＳＦＥＴのゲー
トは容量性である）を放電し、ＭＯＳ Ｆ ＥＴはオフ
となる。
スタ４はオン、トランジスタ３はオフとなり、トランス
１６への給電はストップされるため、トランス巻線には
逆起電力が出力される（いわゆるフライバック電圧が発
生する）。従って、トランジスタ２のベースは正となり
、トランジスタ２はオンとなる。これによりＭＯＳＦＥ
Ｔのゲートに充電されている電荷（ＭＯＳＦＥＴのゲー
トは容量性である）を放電し、ＭＯＳ Ｆ ＥＴはオフ
となる。
この回路の利点は、オンとオフの比が変化しても、ＭＯ
Ｓ Ｆ ＥＴのゲートへ加わる電圧が変化しない（ＭＯ
ＳＦＥＴのゲートは定電圧駆動が必要である）ので、あ
る程度制御範囲が広く、制御の応答も速いことであるが
、欠点はトランジスタ３のオンの期間が長くなると、前
記説明のトランスのフライバック電圧が高くなりトラン
ジスタ３のコレクタ・エミッタ間に加わる電圧ＶＣＥが
高くなることである。この様子を第６図（ｂ）の■。波
形電圧に示す。従って、高耐圧のトランジスタが必要と
なるし、また、極端にオン時間が長く、オフ時間が短く
なると、トランスに直流が加わることになり、過電流が
流れ、トランジスタ３等の回路を破損することになる。
Ｓ Ｆ ＥＴのゲートへ加わる電圧が変化しない（ＭＯ
ＳＦＥＴのゲートは定電圧駆動が必要である）ので、あ
る程度制御範囲が広く、制御の応答も速いことであるが
、欠点はトランジスタ３のオンの期間が長くなると、前
記説明のトランスのフライバック電圧が高くなりトラン
ジスタ３のコレクタ・エミッタ間に加わる電圧ＶＣＥが
高くなることである。この様子を第６図（ｂ）の■。波
形電圧に示す。従って、高耐圧のトランジスタが必要と
なるし、また、極端にオン時間が長く、オフ時間が短く
なると、トランスに直流が加わることになり、過電流が
流れ、トランジスタ３等の回路を破損することになる。
第４図も従来の回路であり、この回路で、第３図と同様
な部品は同一の符号を付し説明を省略する。又、５，６
はトランジスタ、７はフォトカプラ、１４．１５は電源
である。第４図の回路は、パルストランス（絶縁用）の
代わりに、フォトカプラ７を使用したものである。この
回路の欠点としては、フォトカプラの応答速度の制限に
よりスイッチング速度が決まってしまうという点がある
。
な部品は同一の符号を付し説明を省略する。又、５，６
はトランジスタ、７はフォトカプラ、１４．１５は電源
である。第４図の回路は、パルストランス（絶縁用）の
代わりに、フォトカプラ７を使用したものである。この
回路の欠点としては、フォトカプラの応答速度の制限に
よりスイッチング速度が決まってしまうという点がある
。
−静的に、今現在は数ＫＨｚ程度が限界である。
しかしながら、スイッチング電源は、数十ＫＨｚから数
百ＫＨｚの周波数であり、本回路は採用されていないの
が現状である。又、本回路はＭＯＳＦＥＴ側に電源１４
．１５が必要であり、回路が複雑となる欠点もある。
百ＫＨｚの周波数であり、本回路は採用されていないの
が現状である。又、本回路はＭＯＳＦＥＴ側に電源１４
．１５が必要であり、回路が複雑となる欠点もある。
第５図は、上記（２）の公開公報に開示された回路であ
る。この図でも、第１図と同様な部品には同一符号を付
して説明を省略する。又、２０はコンデンサである。こ
の回路は、オン、オフの比が変化しても、ダイオード１
７により、コンデンサ１９へ充電し、ＭＯＳＦＥＴのゲ
ートＧへ加わる電圧の最大、最小値を一定に保とうとす
る回路であるが、オン時間を長くすると、第６図（Ｃ）
のコンデンサ電圧波形に示すごとく、コンデンサ１９へ
の充電電圧が高くなる。この時、急にオン時間を短くす
ると、コンデンサ１９は放電しきれず（コンデンサ１９
の容量は、ＭＯＳＦＥＴのゲート容量より数倍以上大き
くする必要があるため）第６図！ｄ）のゲート電圧波形
に示すように、ゲート電圧は変化し、ＭＯＳＦＥＴは破
損する危険がある。
る。この図でも、第１図と同様な部品には同一符号を付
して説明を省略する。又、２０はコンデンサである。こ
の回路は、オン、オフの比が変化しても、ダイオード１
７により、コンデンサ１９へ充電し、ＭＯＳＦＥＴのゲ
ートＧへ加わる電圧の最大、最小値を一定に保とうとす
る回路であるが、オン時間を長くすると、第６図（Ｃ）
のコンデンサ電圧波形に示すごとく、コンデンサ１９へ
の充電電圧が高くなる。この時、急にオン時間を短くす
ると、コンデンサ１９は放電しきれず（コンデンサ１９
の容量は、ＭＯＳＦＥＴのゲート容量より数倍以上大き
くする必要があるため）第６図！ｄ）のゲート電圧波形
に示すように、ゲート電圧は変化し、ＭＯＳＦＥＴは破
損する危険がある。
従って、本発明の目的は、上記従来技術の課題を解消し
、動的及び静的制御範囲が広く、制御の応答速度が速い
と共に、ＭＯＳＦＥＴや使用トランジスタの破損を防ぎ
、構成の簡単な電力用のＭＯＳＦＥＴのドライブ回路を
提供するものである。
、動的及び静的制御範囲が広く、制御の応答速度が速い
と共に、ＭＯＳＦＥＴや使用トランジスタの破損を防ぎ
、構成の簡単な電力用のＭＯＳＦＥＴのドライブ回路を
提供するものである。
上記目的を達成するために、本発明のＭＯＳＦＥＴのド
ライブ回路は、一次コイル及び二次コイルを有するトラ
ンスと、前記一次コイル側にプッシュプル型に接続され
交互に導通する第１及び第２のトランジスタと、前記二
次コイル側にゲート電極が接続され前記第１及び第２ト
ランジスタのそれぞれの導通時に導通するＭＯＳＦＥＴ
と、前記二次コイル側に接続され前記第１及び第２のト
ランジスタが共に非導通となるとき、前記トランスの逆
起電力（フライバック電圧）により導通して前記ＭＯＳ
ＦＥＴのゲート電極に充電された電荷を放電させるトラ
ンジスタ回路とを具備させる。
ライブ回路は、一次コイル及び二次コイルを有するトラ
ンスと、前記一次コイル側にプッシュプル型に接続され
交互に導通する第１及び第２のトランジスタと、前記二
次コイル側にゲート電極が接続され前記第１及び第２ト
ランジスタのそれぞれの導通時に導通するＭＯＳＦＥＴ
と、前記二次コイル側に接続され前記第１及び第２のト
ランジスタが共に非導通となるとき、前記トランスの逆
起電力（フライバック電圧）により導通して前記ＭＯＳ
ＦＥＴのゲート電極に充電された電荷を放電させるトラ
ンジスタ回路とを具備させる。
上記の構成に基づく作用を説明する。
この回路構成によれば、上記第３図の従来技術と同様に
、二次側にコンデンサを使わず、フライバック電圧でゲ
ート電極の電荷を放電するようにしたので、オンとオフ
の比が変化してもＭＯＳＦＥＴのゲートに加わる電圧は
変化せず、定電圧駆動され、制御範囲が広く制御の応答
が速い。更に、一次側のドライバ用トランジスタを２個
設け、これらをプッシュプル型に接続して交互にオン（
導通）させ、この交互のオン期間のいずれにもＭＯＳＦ
ＥＴを導通するように構成したことによって、各々のト
ランジスタの全期間に対するオン期間の比率を、最大で
も５０％に抑えることができる。
、二次側にコンデンサを使わず、フライバック電圧でゲ
ート電極の電荷を放電するようにしたので、オンとオフ
の比が変化してもＭＯＳＦＥＴのゲートに加わる電圧は
変化せず、定電圧駆動され、制御範囲が広く制御の応答
が速い。更に、一次側のドライバ用トランジスタを２個
設け、これらをプッシュプル型に接続して交互にオン（
導通）させ、この交互のオン期間のいずれにもＭＯＳＦ
ＥＴを導通するように構成したことによって、各々のト
ランジスタの全期間に対するオン期間の比率を、最大で
も５０％に抑えることができる。
これによって、第３図の従来技術に比べて、（ＭＯＳＦ
ＥＴの）全オン時間を十分長くしても、各々のトランジ
スタに高圧がかかることがなくなるので、高耐圧のトラ
ンジスタを必要としない。なお、ＭＯＳ Ｆ ＥＴは、
前記フライバック電圧によりゲート電極の充電電荷が放
電されることで、導通から非導通に転じる。
ＥＴの）全オン時間を十分長くしても、各々のトランジ
スタに高圧がかかることがなくなるので、高耐圧のトラ
ンジスタを必要としない。なお、ＭＯＳ Ｆ ＥＴは、
前記フライバック電圧によりゲート電極の充電電荷が放
電されることで、導通から非導通に転じる。
以下に、本発明の一実施例を第１図及び第２図により説
明する。
明する。
第１図において、ｌはＭＯＳＦＥＴ、２〜４はトランジ
スタ、８〜１０は抵抗、１６はパルストランス、１７ａ
〜１７ｄはダイオードである。第１及び第２のトランジ
スタ３及び４はドライブ用で、パルストランス１６の一
次コイルにプッシュプル型に接続されており、これらの
トランジスタ３及び４には、それぞれ、制御パルスＡ及
びＢが交互に加わるようになっている。トランス１６の
二次コイルは、一端がダイオード１７ｃと抵抗８を介し
、他端がダイオード１７ｄと抵抗１０を介して結合され
、結合点がＭＯＳＦＥＴＩのゲート電極Ｇに接続されて
いる。トランス１６の二次コイルの中点はダイオード１
７ｅを介してＭＯＳＦＥＴＩのソース電極に接続されて
いる。トランス１６の二次コイルの両端は、互いに逆向
きに直列接続した２個のダイオード１７ａ、１７ｂによ
り相互に接続さ邪、ダイオード１７２．１７ｂの接続点
とＭＯＳ Ｆ ＥＴのソース電極の間に抵抗９が接続さ
れている。更に、トランジスタ２は、ベースが前記二次
コイルの中点に、エミッタが前記ソース電極に、コレク
タが前記ゲート電極に、それぞれ接続されている。
スタ、８〜１０は抵抗、１６はパルストランス、１７ａ
〜１７ｄはダイオードである。第１及び第２のトランジ
スタ３及び４はドライブ用で、パルストランス１６の一
次コイルにプッシュプル型に接続されており、これらの
トランジスタ３及び４には、それぞれ、制御パルスＡ及
びＢが交互に加わるようになっている。トランス１６の
二次コイルは、一端がダイオード１７ｃと抵抗８を介し
、他端がダイオード１７ｄと抵抗１０を介して結合され
、結合点がＭＯＳＦＥＴＩのゲート電極Ｇに接続されて
いる。トランス１６の二次コイルの中点はダイオード１
７ｅを介してＭＯＳＦＥＴＩのソース電極に接続されて
いる。トランス１６の二次コイルの両端は、互いに逆向
きに直列接続した２個のダイオード１７ａ、１７ｂによ
り相互に接続さ邪、ダイオード１７２．１７ｂの接続点
とＭＯＳ Ｆ ＥＴのソース電極の間に抵抗９が接続さ
れている。更に、トランジスタ２は、ベースが前記二次
コイルの中点に、エミッタが前記ソース電極に、コレク
タが前記ゲート電極に、それぞれ接続されている。
次に、本実施例の動作を説明する。
今、第１図において制御パルスＡ入力をハイレベルとす
れば、トランジスタ３はオンとなり、パルストランス１
６の二次巻線の上端と中点、ダイオード１７ｃ、１７ｅ
、抵抗８を通して、ＭＯＳＦＥＴＩのゲートにプラス電
圧を供給して、ＭＯＳＦＥＴＩはオンとなる。一方、制
御パルスＡをローレベルとし、制御パルスＢをハイレベ
ルとした場合についても前記説明した場合と同様に、二
次巻線の下端と中点、ダイオード１７ｄ、１７ｅ。
れば、トランジスタ３はオンとなり、パルストランス１
６の二次巻線の上端と中点、ダイオード１７ｃ、１７ｅ
、抵抗８を通して、ＭＯＳＦＥＴＩのゲートにプラス電
圧を供給して、ＭＯＳＦＥＴＩはオンとなる。一方、制
御パルスＡをローレベルとし、制御パルスＢをハイレベ
ルとした場合についても前記説明した場合と同様に、二
次巻線の下端と中点、ダイオード１７ｄ、１７ｅ。
抵抗１０を通じて、ＭＯＳＦＥＴＩはオンとなる。
又、制御パルスＡ、制御パルスＢがともにローレベルと
なった場合は、トランジスタ３．トランジスタ４はオフ
となり、パルストランス１６の二次コイル側に、フライ
バック電圧が発生し、これにより、トランジスタ２のベ
ース側がエミッタ側と比べて正となり、トランジスタ２
がオンとなり、ＭＯＳ Ｆ ＥＴのゲート（容量性）に
充電された電荷は、トランジスタ２のコレクタ・エミッ
タを通じて放電され、ＭＯＳＦＥＴはオフとされる。第
２図ハ、制？ｆｌｌパルスＡ、制御パルスＢ、ＭＯＳＦ
ＥＴＩのゲート電圧波形（ｖＧｓ）、並びに、トランジ
スタ３又は４に加わるコレクタ・エミッタ間電圧波形（
’Ｖｅｘ□）を示す。
なった場合は、トランジスタ３．トランジスタ４はオフ
となり、パルストランス１６の二次コイル側に、フライ
バック電圧が発生し、これにより、トランジスタ２のベ
ース側がエミッタ側と比べて正となり、トランジスタ２
がオンとなり、ＭＯＳ Ｆ ＥＴのゲート（容量性）に
充電された電荷は、トランジスタ２のコレクタ・エミッ
タを通じて放電され、ＭＯＳＦＥＴはオフとされる。第
２図ハ、制？ｆｌｌパルスＡ、制御パルスＢ、ＭＯＳＦ
ＥＴＩのゲート電圧波形（ｖＧｓ）、並びに、トランジ
スタ３又は４に加わるコレクタ・エミッタ間電圧波形（
’Ｖｅｘ□）を示す。
本実施例の回路は、パルストランス１６を２個のトラン
ジスタによりプッシュプル型で駆動しており、毎々のト
ランジスタのオン時間の１サイクルの周期に対する比率
は最大５０％であるので、トランジスタ３，４に加わる
電圧は第２図のＶＣＥ電圧波形のごとくなり、せいぜい
、電源電圧（＋２４Ｖ）の２倍程度が限度となるので、
第１図の回路に比べて、耐圧の低いトランジスタでよい
。
ジスタによりプッシュプル型で駆動しており、毎々のト
ランジスタのオン時間の１サイクルの周期に対する比率
は最大５０％であるので、トランジスタ３，４に加わる
電圧は第２図のＶＣＥ電圧波形のごとくなり、せいぜい
、電源電圧（＋２４Ｖ）の２倍程度が限度となるので、
第１図の回路に比べて、耐圧の低いトランジスタでよい
。
又、位相の異なった２つの制御パルスを交互に入力し、
毎々のパルスのオン比率を０％〜５０％変化させること
により、ＭＯＳ Ｆ ＥＴのオン比率を０％〜１００％
変化させることができる。
毎々のパルスのオン比率を０％〜５０％変化させること
により、ＭＯＳ Ｆ ＥＴのオン比率を０％〜１００％
変化させることができる。
以上詳しく説明したように、本発明のＭＯＳＦＥＴのド
ライブ回路によれば、応答速度が速いという従来技術（
第３図）の長所を維持すると共に、プッシュプル構成の
低耐圧の２個のトランジスタを、それぞれ、最大５０％
オンするだけで、Ｍ０５ＦＥＴのオン比率を０％〜１０
０％の範囲に亘って変化させることが可能となるので、
制御範囲が広くて良好なドライブを行なうものが簡単な
構成により実現できる等、優れた効果を奏する。
ライブ回路によれば、応答速度が速いという従来技術（
第３図）の長所を維持すると共に、プッシュプル構成の
低耐圧の２個のトランジスタを、それぞれ、最大５０％
オンするだけで、Ｍ０５ＦＥＴのオン比率を０％〜１０
０％の範囲に亘って変化させることが可能となるので、
制御範囲が広くて良好なドライブを行なうものが簡単な
構成により実現できる等、優れた効果を奏する。
第１図は本発明のＭＯＳ Ｆ ＥＴのドライブ回路の一
実施例の回路図、第２図は第１図の各部の電圧波形図、
第３図、第４図、第５図は従来のＭＯＳＦＥＴ用のドラ
イブ回路、第６図は従来の回路の各部の電圧波形図であ
る。 １・・−−−−−Ｍ ＯＳ Ｆ Ｅ Ｔ、 ２〜６−−
−−−−− トランジスタ、７−・−・−フォトカプラ
、８〜１３・−−−−−一抵抗、１４゜１５−・・−電
源、１６・−・−・−パルストランス、１７゜１８−・
−−−一・ダイオード、１９ 、 ２ （Ｌ−−−−−
−−−コンデンサ。 第１図 第２図 第４図 第５図 第６図 □日専問
実施例の回路図、第２図は第１図の各部の電圧波形図、
第３図、第４図、第５図は従来のＭＯＳＦＥＴ用のドラ
イブ回路、第６図は従来の回路の各部の電圧波形図であ
る。 １・・−−−−−Ｍ ＯＳ Ｆ Ｅ Ｔ、 ２〜６−−
−−−−− トランジスタ、７−・−・−フォトカプラ
、８〜１３・−−−−−一抵抗、１４゜１５−・・−電
源、１６・−・−・−パルストランス、１７゜１８−・
−−−一・ダイオード、１９ 、 ２ （Ｌ−−−−−
−−−コンデンサ。 第１図 第２図 第４図 第５図 第６図 □日専問
Claims (1)
- １、一次コイル及び二次コイルを有するトランスと、前
記一次コイル側にプッシュプル型に接続され交互に導通
する第１及び第２のトランジスタと、前記二次コイル側
にゲート電極が接続され前記第１及び第２トランジスタ
のそれぞれの導通時に導通するＭＯＳＦＥＴと、前記二
次コイル側に接続され前記第１及び第２のトランジスタ
が共に非導通となるとき前記トランスの逆起電力により
導通して前記ＭＯＳＦＥＴのゲート電極に充電された電
荷を放電させるトランジスタ回路とを備えたことを特徴
とするＭＯＳＦＥＴのドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1704388A JPH01194606A (ja) | 1988-01-29 | 1988-01-29 | Ｍｏｓｆｅｔのドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1704388A JPH01194606A (ja) | 1988-01-29 | 1988-01-29 | Ｍｏｓｆｅｔのドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194606A true JPH01194606A (ja) | 1989-08-04 |
Family
ID=11932968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1704388A Pending JPH01194606A (ja) | 1988-01-29 | 1988-01-29 | Ｍｏｓｆｅｔのドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194606A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021097387A (ja) * | 2019-12-19 | 2021-06-24 | 株式会社オートネットワーク技術研究所 | 駆動装置 |
-
1988
- 1988-01-29 JP JP1704388A patent/JPH01194606A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021097387A (ja) * | 2019-12-19 | 2021-06-24 | 株式会社オートネットワーク技術研究所 | 駆動装置 |
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