JPH01195541A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01195541A JPH01195541A JP2074188A JP2074188A JPH01195541A JP H01195541 A JPH01195541 A JP H01195541A JP 2074188 A JP2074188 A JP 2074188A JP 2074188 A JP2074188 A JP 2074188A JP H01195541 A JPH01195541 A JP H01195541A
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- JP
- Japan
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- saving
- register
- bit
- data register
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主にＣＰＵの内部レジスタ退避処理において、
特に割込み処理時の効率向上を可能とした半導体集積回
路に関する。
特に割込み処理時の効率向上を可能とした半導体集積回
路に関する。
第３図は従来の半導体集積回路の内部構成におけるレジ
スタの退避処理イメージを示す図である。
スタの退避処理イメージを示す図である。
図において、１はＣＰＵ、 ２はＣＰＵＩ内のデータレ
ジスタ、３はＣＰＵＩ内のスタックポインタ、５はＣＰ
Ｕ１の特定メモリ領域であるメモリ空間、ａｌはデータ
レジスタ２のメモリ空間５への退避を示す退避処理、７
はＣＰＵＩ内のデータバスである。
ジスタ、３はＣＰＵＩ内のスタックポインタ、５はＣＰ
Ｕ１の特定メモリ領域であるメモリ空間、ａｌはデータ
レジスタ２のメモリ空間５への退避を示す退避処理、７
はＣＰＵＩ内のデータバスである。
第４図は退避処理を行うプログラムのフローチャートで
ある。
ある。
図において、ステップ８１．８５は通常の実行処理を行
うプログラム、Ｗは割込み、ステップＳ２は割込みＷの
発生によりＣＰＵ１がデータレジスタ２について全て退
避処理＆１を実行させる処理、ステップＳ３は割込み処
理、ステップＳ４は割込み処理ステップＳ３の完了時に
自動的に実行されるデータレジスタ２の復帰処理である
。
うプログラム、Ｗは割込み、ステップＳ２は割込みＷの
発生によりＣＰＵ１がデータレジスタ２について全て退
避処理＆１を実行させる処理、ステップＳ３は割込み処
理、ステップＳ４は割込み処理ステップＳ３の完了時に
自動的に実行されるデータレジスタ２の復帰処理である
。
なお、退避処理ａｌ（ステップ８２）は半導体集積回路
の一実行処理において割込みＷ等により発生する例外処
理である。
の一実行処理において割込みＷ等により発生する例外処
理である。
次に動作について説明する。
ＣＰＵＩは割込みＷの発生により、データレジスタ２の
退避処理ａｌ（ステップ８２）を実行する。
退避処理ａｌ（ステップ８２）を実行する。
このとき、ＣＰＵ１はデータレジスタ２の内容ラスタツ
クポインタ３の示すメモリ空間５に屓次書込んでいく。
クポインタ３の示すメモリ空間５に屓次書込んでいく。
この退避処理ａｌ（ステップＳ２）がデ−タレジスタ２
について全て実行されると、続いてＣＰＵＩは割込み処
理ステップＳ３を実行する。
について全て実行されると、続いてＣＰＵＩは割込み処
理ステップＳ３を実行する。
次に、メモリ空間５に退避されたデータレジスタ２の内
容を復帰した後（ステップ８４）、もとの実行プログラ
ムの処理ステップＳ５へ戻る。
容を復帰した後（ステップ８４）、もとの実行プログラ
ムの処理ステップＳ５へ戻る。
このように従来の装置では全てのデータレジスタについ
てメモリ空間に移し、再度復帰させるという処理を行っ
ているので、退避の不要なデータレジスタについても退
避し、処理速度およびメモリ効率のロスが生じ、且つ割
込み要因毎にデータレジスタの退避処理の要・不要につ
いて対処することができないという問題点があった。
てメモリ空間に移し、再度復帰させるという処理を行っ
ているので、退避の不要なデータレジスタについても退
避し、処理速度およびメモリ効率のロスが生じ、且つ割
込み要因毎にデータレジスタの退避処理の要・不要につ
いて対処することができないという問題点があった。
本発明は上記のような問題点を解消するためになされた
ものであり、割込み処理に応じて、退避すべきデータレ
ジスタの設定を可能にすると共に、処理速度の低下を抑
えることを可能とするような半導体集積回路を得ること
を目的とする。
ものであり、割込み処理に応じて、退避すべきデータレ
ジスタの設定を可能にすると共に、処理速度の低下を抑
えることを可能とするような半導体集積回路を得ること
を目的とする。
本発明は外部から内部データレジスタ毎の退避の要・不
要の設定を行う参照用データ源を設けたものである。
要の設定を行う参照用データ源を設けたものである。
本発明はＣＰＵ内部のデータレジスタの退避動作に関し
、外部より退避の要・不要の設定を可能とする参照用デ
ータ源を設けることにより、退避の不要なデータレジス
タについては退避を行わせないようにする。
、外部より退避の要・不要の設定を可能とする参照用デ
ータ源を設けることにより、退避の不要なデータレジス
タについては退避を行わせないようにする。
次に本発明の実施例について図を用いて説明する。
第１図において、第３図と同−又は相当する部分は同一
の符号を付しその説明は省略する。
の符号を付しその説明は省略する。
４はデータバス１に接続され、また外部から内部データ
レジスタ２毎の退避の要・不要を真偽（１゜０）のビッ
トの値により設定する専用レジスタ、ａ２はＣＰＵＩ内
に設けられた専用レジスタ４のビットデータに従って、
各ビットに対応するレジスタの退避処理ａ３の実行を行
うか否かを判別する判別処理である。なお、ａ３は判別
処理ａ２により退避が必要な内部データレジスタ２をメ
モリ空間５へ退避させる退避処理を示したものである。
レジスタ２毎の退避の要・不要を真偽（１゜０）のビッ
トの値により設定する専用レジスタ、ａ２はＣＰＵＩ内
に設けられた専用レジスタ４のビットデータに従って、
各ビットに対応するレジスタの退避処理ａ３の実行を行
うか否かを判別する判別処理である。なお、ａ３は判別
処理ａ２により退避が必要な内部データレジスタ２をメ
モリ空間５へ退避させる退避処理を示したものである。
第２図は第１図の半導体集積回路による退避処理を示す
フローチャートである。
フローチャートである。
図において、通常処理ステップＳ１の実行中、割込みＷ
が発生すると、データレジスタ２の退避処理ステップ８
２０を行う。この時、判別地理＆２は専用レジスタ４の
各ビットを調べ、真値「１」を示す場合は退避処理８１
２を行うようにし、ビットが偽値「Ｏ」を示す場合は退
避処理＆３を行わせないようにする。
が発生すると、データレジスタ２の退避処理ステップ８
２０を行う。この時、判別地理＆２は専用レジスタ４の
各ビットを調べ、真値「１」を示す場合は退避処理８１
２を行うようにし、ビットが偽値「Ｏ」を示す場合は退
避処理＆３を行わせないようにする。
次に、割込み処理ステップＳ３を行い、割込み処理後、
データレジスタ２への復帰処理ステップ８４０を行う。
データレジスタ２への復帰処理ステップ８４０を行う。
この時も、退避地理と同様に各ビットについて退避の要
・不要について調べ、退避を行ったもののみについて復
帰処理を行うようにする。そして、全レジスタについて
処理が完了したら、通常の処理ステップＳ５へ戻る。
・不要について調べ、退避を行ったもののみについて復
帰処理を行うようにする。そして、全レジスタについて
処理が完了したら、通常の処理ステップＳ５へ戻る。
このように本実施例では退避の不要なデータレジスタ２
については、退避を行わないようにすることが可能とな
る。
については、退避を行わないようにすることが可能とな
る。
なお、本実施例ではデータレジスタ２と別個に専用レジ
スタ４を設けたが、データレジスタ２に特定のビットを
付加することによって判別処理ａ２における判別のため
の情報とすることも可能である。
スタ４を設けたが、データレジスタ２に特定のビットを
付加することによって判別処理ａ２における判別のため
の情報とすることも可能である。
このように本発明によれば、ＣＰＵ内部のデータレジス
タの退避動作に関し、外部より退避の要・不要の設定を
可能とする専用レジスタ等の参照用データ源を設けるこ
とにより、退避の不要なデータレジスタについては退避
を行わせないようにしたので、退避時間を削減すること
ができ且つメモリ空間も有効に使用できメモリ効率の向
上を図ることができるという効果がある。
タの退避動作に関し、外部より退避の要・不要の設定を
可能とする専用レジスタ等の参照用データ源を設けるこ
とにより、退避の不要なデータレジスタについては退避
を行わせないようにしたので、退避時間を削減すること
ができ且つメモリ空間も有効に使用できメモリ効率の向
上を図ることができるという効果がある。
第１図は本発明の一実施例の半導体集積回路の内部構成
を示した概略図、第２図はデータレジスタの退避処理を
示すフローチャート、第３図は従来例の半導体集積回路
の内部構成を示した概略図、第４図は従来のデータレジ
スタの退避処理を示すフローチャートである。 １−−−− ＣＰＵ、 ２−−−−データレジスタ、
３・・・拳スタックポインタ、４・・・・専用レジスタ
、５・・・・メモリ空間、７・・・・データバス、ａ２
・・・・判別処理、ａ３・・・・退避処理。
を示した概略図、第２図はデータレジスタの退避処理を
示すフローチャート、第３図は従来例の半導体集積回路
の内部構成を示した概略図、第４図は従来のデータレジ
スタの退避処理を示すフローチャートである。 １−−−− ＣＰＵ、 ２−−−−データレジスタ、
３・・・拳スタックポインタ、４・・・・専用レジスタ
、５・・・・メモリ空間、７・・・・データバス、ａ２
・・・・判別処理、ａ３・・・・退避処理。
Claims (1)
- 内部データレジスタを特定メモリ領域へ退避させる処理
を行う半導体集積回路において、外部から内部データレ
ジスタ毎の退避の要・不要の設定を行う参照用データ源
を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2074188A JPH01195541A (ja) | 1988-01-29 | 1988-01-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2074188A JPH01195541A (ja) | 1988-01-29 | 1988-01-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01195541A true JPH01195541A (ja) | 1989-08-07 |
Family
ID=12035619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2074188A Pending JPH01195541A (ja) | 1988-01-29 | 1988-01-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01195541A (ja) |
-
1988
- 1988-01-29 JP JP2074188A patent/JPH01195541A/ja active Pending
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