JPH0377137A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0377137A JPH0377137A JP1213944A JP21394489A JPH0377137A JP H0377137 A JPH0377137 A JP H0377137A JP 1213944 A JP1213944 A JP 1213944A JP 21394489 A JP21394489 A JP 21394489A JP H0377137 A JPH0377137 A JP H0377137A
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- Japan
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- general
- register
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- register section
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はデジタルデータを処理する情報処理装置に係り
、特に高速データ処理を要求される汎用マイクロプロセ
ッサに関し、 命令のデコードおよびそれに伴うレジスタ読出しを高速
化し処理の高速化を図る情報処理装置を提供することを
目的とし、 命令をデコードするデコーダと、スタックポインタおよ
び複数の汎用レジスタを有する汎用レジスタ部と、複数
の専用レジスタを有する専用レジスタ部と、を備えた情
報処理装置において、命令のデコード、前記汎用レジス
タ部の読出し、および前記専用レジスタ部の読出しを並
列的に行い、前記命令のデコード結果に基づいて、前記
汎用レジスタ部読出結果または前記専用レジスタ部読出
結果のいずれかを選択的に用いて処理を行うように構成
する。
、特に高速データ処理を要求される汎用マイクロプロセ
ッサに関し、 命令のデコードおよびそれに伴うレジスタ読出しを高速
化し処理の高速化を図る情報処理装置を提供することを
目的とし、 命令をデコードするデコーダと、スタックポインタおよ
び複数の汎用レジスタを有する汎用レジスタ部と、複数
の専用レジスタを有する専用レジスタ部と、を備えた情
報処理装置において、命令のデコード、前記汎用レジス
タ部の読出し、および前記専用レジスタ部の読出しを並
列的に行い、前記命令のデコード結果に基づいて、前記
汎用レジスタ部読出結果または前記専用レジスタ部読出
結果のいずれかを選択的に用いて処理を行うように構成
する。
また、前記専用レジスタ部は複数のスタックポインタを
有し、前記汎用レジスタ部のスタックポインタの内容を
前記１つの専用レジスタ部のスタックポインタの内容と
同一内容とするように構成する。
有し、前記汎用レジスタ部のスタックポインタの内容を
前記１つの専用レジスタ部のスタックポインタの内容と
同一内容とするように構成する。
本発明はデジタルデータを処理する情報処理装置に係り
、特に高速データ処理を要求される汎用マイクロプロセ
ッサに関する。
、特に高速データ処理を要求される汎用マイクロプロセ
ッサに関する。
近年の汎用マイクロプロセッサは、高速データ処理の要
求に伴い、動作周波数の高速化およびパイプライン処理
化等が行なわれている。
求に伴い、動作周波数の高速化およびパイプライン処理
化等が行なわれている。
パイプライン処理は同じような処理を繰り返すような場
合に１つの演算が終了する前に次の演算を開始して複数
の演算をオーバーラツプさせながら実行することにより
ハードウェアで高速化を図る手法である。例えば、マイ
クロプロセッサのパイプライン処理化としては、命令デ
コードステージ、実効アドレス計算ステージ、オペラン
ド続出ステージ、オペランド処理実行ステージ、オペラ
ンド書込ステージの５段のパイプライン構成にすること
が考えられる。この場合において、実効アドレス計算ス
テージに移るためには、命令デコードステージにおいて
レジスタの読出しおよび命令のデコードを行わなければ
ならない。したがって処理の高速化を図るためには命令
デコードステージの高速化すなわち命令のデコードおよ
びレジスタ読出を高速化する必要がある。
合に１つの演算が終了する前に次の演算を開始して複数
の演算をオーバーラツプさせながら実行することにより
ハードウェアで高速化を図る手法である。例えば、マイ
クロプロセッサのパイプライン処理化としては、命令デ
コードステージ、実効アドレス計算ステージ、オペラン
ド続出ステージ、オペランド処理実行ステージ、オペラ
ンド書込ステージの５段のパイプライン構成にすること
が考えられる。この場合において、実効アドレス計算ス
テージに移るためには、命令デコードステージにおいて
レジスタの読出しおよび命令のデコードを行わなければ
ならない。したがって処理の高速化を図るためには命令
デコードステージの高速化すなわち命令のデコードおよ
びレジスタ読出を高速化する必要がある。
第５図を参照して従来の技術について説明する。
情報処理装置１５０は命令を格納する命令レジスタ５１
と、命令を転送するバス５８と、転送された命令をデコ
ードする命令デコーダ５２と、命令デコーダ５２のデコ
ード結果によりレジスタを指定するレジスタ指定部５３
と、スタックポインタおよび複数の汎用レジスタを有す
る汎用レジスタ部５４と、複数の専用レジスタを有する
専用レジスタ部５５と、デコード結果および読出したレ
ジスタ内容により実効アドレス計算を行うアドレス計算
部５６と、計算結果によりアクセスされるメモリ５７と
、を備えて構成されている。
と、命令を転送するバス５８と、転送された命令をデコ
ードする命令デコーダ５２と、命令デコーダ５２のデコ
ード結果によりレジスタを指定するレジスタ指定部５３
と、スタックポインタおよび複数の汎用レジスタを有す
る汎用レジスタ部５４と、複数の専用レジスタを有する
専用レジスタ部５５と、デコード結果および読出したレ
ジスタ内容により実効アドレス計算を行うアドレス計算
部５６と、計算結果によりアクセスされるメモリ５７と
、を備えて構成されている。
情報処理装置５０は命令レジスタ５１に命令が格納され
ると、命令中の命令コードを命令デコーダ５２にバス５
８を介して転送する。命令デコーダ５２は命令コードを
デコードし、その結果をレジスタ指定部５３に出力する
。レジスタ指定部５３は汎用レジスタ部５４または専用
レジスタ部５５の読出しを指示する。アドレス計算部５
６はデコード結果および汎用レジスタ部５４または専用
レジスタ部５５の読出し結果に基づき、実効アドレスを
計算し、メモリ５７の当該アドレスにアクセスする。以
後、情報処理装置５０はメモリ５７の内容等に基づいて
様々な処理を行う。
ると、命令中の命令コードを命令デコーダ５２にバス５
８を介して転送する。命令デコーダ５２は命令コードを
デコードし、その結果をレジスタ指定部５３に出力する
。レジスタ指定部５３は汎用レジスタ部５４または専用
レジスタ部５５の読出しを指示する。アドレス計算部５
６はデコード結果および汎用レジスタ部５４または専用
レジスタ部５５の読出し結果に基づき、実効アドレスを
計算し、メモリ５７の当該アドレスにアクセスする。以
後、情報処理装置５０はメモリ５７の内容等に基づいて
様々な処理を行う。
以上の場合において、汎用レジスタ部の指定でスタック
ポインタが指定された場合には、デコード結果によりス
タックポインタをスタックポインタそのものとして読み
出したり、スタックポインタを汎用レジスタとして読み
だしたりするので、命令デコードの終了後にしか、レジ
スタをアクセスすることができなかった。このため、デ
コードステージが律速となり動作周波数の高速化が難し
かった。
ポインタが指定された場合には、デコード結果によりス
タックポインタをスタックポインタそのものとして読み
出したり、スタックポインタを汎用レジスタとして読み
だしたりするので、命令デコードの終了後にしか、レジ
スタをアクセスすることができなかった。このため、デ
コードステージが律速となり動作周波数の高速化が難し
かった。
上記課題に鑑み、本発明は、命令のデコードおよびそれ
に伴うレジスタ読出しを高速化し処理の高速化を図る情
報処理装置を提供することを目的とする。
に伴うレジスタ読出しを高速化し処理の高速化を図る情
報処理装置を提供することを目的とする。
上記課題を解決するため本発明は、命令をデコードする
デコーダ（３）と、スタックポインタ（Ｒ１５）および
複数の汎用レジスタを有する汎用レジスタ部（４）と、
複数の専用レジスタを有する専用レジスタ部（５）と、
を備えた情報処理装置において、命令のデコード、前記
汎用レジスタ部（４）の読出し、および前記専用レジス
タ部（５）の読出しを並列的に行い、前記命令のデコー
ド結果に基づいて、前記汎用レジスタ部（４）続出結果
または前記専用レジスタ部（５）読出結果のいずれかを
選択的に用いて処理を行うように構成する。
デコーダ（３）と、スタックポインタ（Ｒ１５）および
複数の汎用レジスタを有する汎用レジスタ部（４）と、
複数の専用レジスタを有する専用レジスタ部（５）と、
を備えた情報処理装置において、命令のデコード、前記
汎用レジスタ部（４）の読出し、および前記専用レジス
タ部（５）の読出しを並列的に行い、前記命令のデコー
ド結果に基づいて、前記汎用レジスタ部（４）続出結果
または前記専用レジスタ部（５）読出結果のいずれかを
選択的に用いて処理を行うように構成する。
また、上記情報処理装置において、前記専用レジスタ部
（５）は複数のスタックポインタ（Ｓｌ−Ｓ５）を有し
、前記汎用レジスタ部（４）のスタックポインタ（Ｒ１
５）の内容を前記１つの専用レジスタ部（５）のスタッ
クポインタの内容と同一内容とするように構成する。
（５）は複数のスタックポインタ（Ｓｌ−Ｓ５）を有し
、前記汎用レジスタ部（４）のスタックポインタ（Ｒ１
５）の内容を前記１つの専用レジスタ部（５）のスタッ
クポインタの内容と同一内容とするように構成する。
本発明によれば、命令デコードと同時に汎用レジスタ部
（４）および専用レジスタ部（５）の読出しを行い、デ
コード後にいずれかの読出し結果を用いて処理を行うこ
とができ、動作速度が向上する。
（４）および専用レジスタ部（５）の読出しを行い、デ
コード後にいずれかの読出し結果を用いて処理を行うこ
とができ、動作速度が向上する。
また、汎用レジスタ部（４）のスタックポインタ（Ｒ１
５）の内容を専用レジスタ部（５）の１つのスタックポ
インタと同一内容にすることにより、汎用レジスタ部（
４）のスタックポインタをアクセスすることにより、専
用レジスタ部（５）の特定のスタックポインタをアクセ
スするのと同一の処理を行え、処理速度が向上する。
５）の内容を専用レジスタ部（５）の１つのスタックポ
インタと同一内容にすることにより、汎用レジスタ部（
４）のスタックポインタをアクセスすることにより、専
用レジスタ部（５）の特定のスタックポインタをアクセ
スするのと同一の処理を行え、処理速度が向上する。
第を図乃至第４図を参照して本発明の実施例について詳
細に説明する。
細に説明する。
第１図に本発明の情報処理装置の基本ブロック図を示す
。
。
情報処理装置１は命令を一時的に格納する命令レジスタ
２と、命令中の命令コードをデコードするとともに後述
の汎用レジスタ若しくは後述の専用レジスタを選択する
レジスタ指示信号１１を出力する命令デコーダ３と、ス
タックポインタおよび複数の汎用レジスタを有する汎用
レジスタ部４と、複数の専用レジスタを有する専用レジ
スタ部５と、命令デコード結果およびレジスタの内容に
よりアドレス計算を行うアドレス計算部６と、前記アド
レス計算により得られたアドレスに基づいてアクセスさ
れるメモリ７と、データのやり取りを行うバス部８と、
を備えて構成されている。
２と、命令中の命令コードをデコードするとともに後述
の汎用レジスタ若しくは後述の専用レジスタを選択する
レジスタ指示信号１１を出力する命令デコーダ３と、ス
タックポインタおよび複数の汎用レジスタを有する汎用
レジスタ部４と、複数の専用レジスタを有する専用レジ
スタ部５と、命令デコード結果およびレジスタの内容に
よりアドレス計算を行うアドレス計算部６と、前記アド
レス計算により得られたアドレスに基づいてアクセスさ
れるメモリ７と、データのやり取りを行うバス部８と、
を備えて構成されている。
汎用レジスタ部４は第２図に示すように、各種データを
格納する１６個のレジスタＲｏ−Ｒ１５と、前記レジス
タのうち特定の１つを選択する汎用レジスタ選択回路９
と、データの入出力時にデータを一時的に蓄えるレジス
タ人出力バツファ１０と、を備えて構成されている。こ
こで、専用レジスタ部のレジスタＲはスタックポインタ
として使用５ されているものとする。なお、専用レジスタ部５も汎用
レジスタ部４とほぼ同様な構成となっている。
格納する１６個のレジスタＲｏ−Ｒ１５と、前記レジス
タのうち特定の１つを選択する汎用レジスタ選択回路９
と、データの入出力時にデータを一時的に蓄えるレジス
タ人出力バツファ１０と、を備えて構成されている。こ
こで、専用レジスタ部のレジスタＲはスタックポインタ
として使用５ されているものとする。なお、専用レジスタ部５も汎用
レジスタ部４とほぼ同様な構成となっている。
第３図に命令フォーマットの一例を示す。
第３図（ａ）および第３図（ｂ）は命令Ｗ中に実効アド
レスを指定するための実効アドレスフィールドＡＤＲＦ
を有する命令フォーマットの一例である。実効アドレス
フィールドＡＤＲＦ内にはレジスタを指定−するレジス
タフィールドＲＦを備えている。第３図（ｂ）は実効ア
ドレスフィールドＡＤＲＦが無い場合の命令フォーマッ
トの一例である。いずれのフォーマットにおいても、命
令長ｌは一定である。
レスを指定するための実効アドレスフィールドＡＤＲＦ
を有する命令フォーマットの一例である。実効アドレス
フィールドＡＤＲＦ内にはレジスタを指定−するレジス
タフィールドＲＦを備えている。第３図（ｂ）は実効ア
ドレスフィールドＡＤＲＦが無い場合の命令フォーマッ
トの一例である。いずれのフォーマットにおいても、命
令長ｌは一定である。
命令レジスタ２に命令が格納されると、命令デコーダ３
は命令Ｗ中の命令コードＣ０ＤＥをデコードする。それ
と同時に、情報処理装置１は命令Ｗ中のレジスタフィー
ルドＲＦまたはレジスタフィールドＲＦが存在しない場
合（第３図（Ｃ））には命令Ｗ中のレジスタフィールド
の存在するべき位置の内容から汎用レジスタ番号を特定
し、当該汎用レジスタにアクセスする。さらに、それと
同時に実行状態に応じて専用レジスタにアクセスする。
は命令Ｗ中の命令コードＣ０ＤＥをデコードする。それ
と同時に、情報処理装置１は命令Ｗ中のレジスタフィー
ルドＲＦまたはレジスタフィールドＲＦが存在しない場
合（第３図（Ｃ））には命令Ｗ中のレジスタフィールド
の存在するべき位置の内容から汎用レジスタ番号を特定
し、当該汎用レジスタにアクセスする。さらに、それと
同時に実行状態に応じて専用レジスタにアクセスする。
その後、命令コードＣ０ＤＥのデコード結果に基づいて
、命令デコーダ３はレジスタ指示信号１１を出力し、レ
ジスタ指示信号１１に基づいて汎用レジスタ部４のアク
セス結果または専用レジスタ部５のアクセス結果のいず
れかがバス部８を介してアドレス計算部６に転送される
。アドレス計算部６では、命令コードＣ０ＤＥのデコー
ド結果および汎用レジスタ部４のアクセス結果または専
用レジスタ部５のアクセス結果のいずれかに応じて実際
のメモリ上のアドレスを計算する。情報処理装置はその
結果に基づき処理を行う。
、命令デコーダ３はレジスタ指示信号１１を出力し、レ
ジスタ指示信号１１に基づいて汎用レジスタ部４のアク
セス結果または専用レジスタ部５のアクセス結果のいず
れかがバス部８を介してアドレス計算部６に転送される
。アドレス計算部６では、命令コードＣ０ＤＥのデコー
ド結果および汎用レジスタ部４のアクセス結果または専
用レジスタ部５のアクセス結果のいずれかに応じて実際
のメモリ上のアドレスを計算する。情報処理装置はその
結果に基づき処理を行う。
第４図に本発明をＴＲ０Ｎ仕様の情報処理装置に適用し
た場合の概要構成を示す。第１図の実施例と同一の部分
には同一の符号を付し、詳細な説明は省略する。
た場合の概要構成を示す。第１図の実施例と同一の部分
には同一の符号を付し、詳細な説明は省略する。
第１図の実施例と異なる点は専用レジスタ部に５個のス
タックポインタ８１〜Ｓ５を有している点と、データの
入出力のインターフェース動作を行うデータ入出力部１
２および実際の演算処理を行う算術論理演算部１３を備
えた点である。
タックポインタ８１〜Ｓ５を有している点と、データの
入出力のインターフェース動作を行うデータ入出力部１
２および実際の演算処理を行う算術論理演算部１３を備
えた点である。
ＴＲ０Ｎ仕様においては、プログラムのバグ（ｂｏｇ
）などによりシステム領域の破壊を防ぐために、リング
プロテクション方式を採用している。
）などによりシステム領域の破壊を防ぐために、リング
プロテクション方式を採用している。
リングプロテクション方式はリングレベルに応じてアク
セスできる領域（プログラム領域、データ領域、ワーク
領域を含む）を異ならせる方式であり、リング０からリ
ング３の４つのリングレベルが存在する。このうち、リ
ングＯが最もリングレベルが高くなっており、リングレ
ベルが高いものほどアクセスできる領域が広くなる。例
えば、リング０ではすべての領域をアクセスできる。こ
のため、各リングごとにアクセス用のスタックポインタ
を備えており（Ｓ、〜Ｓ４の合計４個）、リング間を遷
移する場合には、リングレベルが低いプログラムがリン
グレベルが高いプログラムの領域を書き替えないように
スタックポインタを切り替えて使用しており、スタック
ポインタをアクセスするためには現在実行中のリングレ
ベルを判断してから行う必要がある。なお、残りの１個
のスタックポインタＳ５は割込処理用のスタックポイン
タである。
セスできる領域（プログラム領域、データ領域、ワーク
領域を含む）を異ならせる方式であり、リング０からリ
ング３の４つのリングレベルが存在する。このうち、リ
ングＯが最もリングレベルが高くなっており、リングレ
ベルが高いものほどアクセスできる領域が広くなる。例
えば、リング０ではすべての領域をアクセスできる。こ
のため、各リングごとにアクセス用のスタックポインタ
を備えており（Ｓ、〜Ｓ４の合計４個）、リング間を遷
移する場合には、リングレベルが低いプログラムがリン
グレベルが高いプログラムの領域を書き替えないように
スタックポインタを切り替えて使用しており、スタック
ポインタをアクセスするためには現在実行中のリングレ
ベルを判断してから行う必要がある。なお、残りの１個
のスタックポインタＳ５は割込処理用のスタックポイン
タである。
ＴＲ０Ｎ仕様の情報処理装置においては、現在実行中の
リングレベルに相当するスタックポインタのみが有効と
なり、当該スタックポインタのみしか当該リングレベル
においてアクセスすることができない。したがって、専
用レジスタ部５の当該アクセス可能なスタックポインタ
に図示しない書込指示信号が出力された場合に、汎用レ
ジスタのスタックポインタＲ１５に同一内容を書き込ん
でおけば、汎用レジスタ部４のスタックポインタＲ１５
の内容を読み出すことにより、専用レジスタ部５のアク
セス可能なスタックポインタを判別する必要がなくなる
。これにより、当該リングレベルに対応する専用レジス
タ部５のスタックポインタを特定しアクセスするよりも
、処理速度が向上することになる。なお、リング間遷移
を行った場合には遷移した先のリングに相当する専用レ
ジスタ部５のスタックポインタの内容が汎用レジスタ部
４のスタックポインタＲ１５に書きこまれていることに
なる。
リングレベルに相当するスタックポインタのみが有効と
なり、当該スタックポインタのみしか当該リングレベル
においてアクセスすることができない。したがって、専
用レジスタ部５の当該アクセス可能なスタックポインタ
に図示しない書込指示信号が出力された場合に、汎用レ
ジスタのスタックポインタＲ１５に同一内容を書き込ん
でおけば、汎用レジスタ部４のスタックポインタＲ１５
の内容を読み出すことにより、専用レジスタ部５のアク
セス可能なスタックポインタを判別する必要がなくなる
。これにより、当該リングレベルに対応する専用レジス
タ部５のスタックポインタを特定しアクセスするよりも
、処理速度が向上することになる。なお、リング間遷移
を行った場合には遷移した先のリングに相当する専用レ
ジスタ部５のスタックポインタの内容が汎用レジスタ部
４のスタックポインタＲ１５に書きこまれていることに
なる。
以上のようにして、読み出されたレジスタ内容は、命令
デコード結果とともにアドレス計算部６に転送され、メ
モリ７の実効アドレスが計算される。この後、当該アド
レスのメモリ７内のデータがデータ入出力部１２を介し
て算術論理演算部１３に転送され、処理されることとな
る。
デコード結果とともにアドレス計算部６に転送され、メ
モリ７の実効アドレスが計算される。この後、当該アド
レスのメモリ７内のデータがデータ入出力部１２を介し
て算術論理演算部１３に転送され、処理されることとな
る。
他の動作については第１図の実施例と同様である。
本発明は以上のように構成したので、命令のデコード、
汎用レジスタの読出し、および専用レジスタの読出しを
並列的に行うことにより、パイプライン処理における命
令デコードステージを高速化することができ、その後に
行われる実効アドレス計算ステージを高速化することが
でき、したがって処理を高速化できるという効果を奏す
る。
汎用レジスタの読出し、および専用レジスタの読出しを
並列的に行うことにより、パイプライン処理における命
令デコードステージを高速化することができ、その後に
行われる実効アドレス計算ステージを高速化することが
でき、したがって処理を高速化できるという効果を奏す
る。
また、汎用レジスタ部のスタックポインタと専用レジス
タ部のアクセス可能な１つのレジスタとを同一内容にす
ることにより、汎用レジスタ部のスタックポインタをア
クセスすることにより、専用レジスタ部のスタックポイ
ンタをアクセスするよりも処理速度が向上するという効
果を奏する。
タ部のアクセス可能な１つのレジスタとを同一内容にす
ることにより、汎用レジスタ部のスタックポインタをア
クセスすることにより、専用レジスタ部のスタックポイ
ンタをアクセスするよりも処理速度が向上するという効
果を奏する。
第１図は本発明の情報処理装置の基本ブロック図、
第２図は汎用レジスタ部のブロック図、第３図は命令フ
ォーマットの説明図、 第４図は本発明の他の実施例のブロック図、第５図は従
来の情報処理装置のブロック図である。 １・・・情報処理装置 ２・・・命令レジスタ ３・・・命令デコーダ ４・・・汎用レジスタ部 ５・・・専用レジスタ部 ６・・・アドレス計算部 ７・・・メモリ ８・・・バス部 ９・・・汎用レジスタ選択回路 １０・・・レジスタ人出力バッファ １１・・・レジスタ指示信号 １２・・・データ入出力部 ３・・・算術論理演算部
ォーマットの説明図、 第４図は本発明の他の実施例のブロック図、第５図は従
来の情報処理装置のブロック図である。 １・・・情報処理装置 ２・・・命令レジスタ ３・・・命令デコーダ ４・・・汎用レジスタ部 ５・・・専用レジスタ部 ６・・・アドレス計算部 ７・・・メモリ ８・・・バス部 ９・・・汎用レジスタ選択回路 １０・・・レジスタ人出力バッファ １１・・・レジスタ指示信号 １２・・・データ入出力部 ３・・・算術論理演算部
Claims (1)
- 【特許請求の範囲】 １、命令をデコードするデコーダ（３）と、スタックポ
インタ（Ｒ＿１＿５）および複数の汎用レジスタを有す
る汎用レジスタ部（４）と、複数の専用レジスタを有す
る専用レジスタ部（５）と、を備えた情報処理装置にお
いて、 命令のデコード、前記汎用レジスタ部（４）の読出し、
および前記専用レジスタ部（５）の読出しを並列的に行
い、 前記命令のデコード結果に基づいて、前記汎用レジスタ
部読出結果または前記専用レジスタ部読出結果のいずれ
かを選択的に用いて処理を行うことを特徴とする情報処
理装置。 ２、請求項１記載の情報処理装置において、前記専用レ
ジスタ部（５）は複数のスタックポインタ（Ｓ＿１〜Ｓ
＿５）を有し、前記汎用レジスタ部（４）のスタックポ
インタ（Ｒ＿１＿５）の内容を前記１つの専用レジスタ
部のスタックポインタの内容と同一内容とすることを特
徴とする情報処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213944A JP2553200B2 (ja) | 1989-08-19 | 1989-08-19 | 情報処理装置 |
| EP90115715A EP0416345B1 (en) | 1989-08-19 | 1990-08-16 | Instruction decoder for a pipeline processor |
| DE69032494T DE69032494T2 (de) | 1989-08-19 | 1990-08-16 | Befehlsdekoder für einen Pipelineprozessor |
| KR1019900012698A KR940009377B1 (ko) | 1989-08-19 | 1990-08-17 | 정보처리 장치 |
| US08/007,032 US5274792A (en) | 1989-08-19 | 1993-01-21 | Information processing apparatus with parallel instruction decoding |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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