JPH01199247A - Ｒｏｍアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １皿圀！ 本発明はＲＯＭアクセス制御装置に関し、特に第１及び
第２の記憶領域を有するＲＯＭに対するＲＯＭアクセス
制御装置に関する。

Ｋ米辣韮 従来ＲＯＭアクセス方式においては、１６ビツトＣＰ　
ｔＪが８ビツトのデータバスを有する２つのＲＯＭに対
してアクセスしていた。この場合、１６ビツトＣＰＵは
２つのＲＯＭを偶数バンク及び奇数バンクと考え、夫々
のＲＯＭを選択する２本のコントロール信号により、Ｃ
ＰＵの論理的アドレス空間が偶数バンクと奇数バンクと
交互に並ぶように制御して、連続した１つのアドレス空
間として扱っていた。つまり、ＣＰＵの論理的アドレス
空間とＲＯＭの物理的アドレス空間とが一致しないＲＯ
Ｍアクセス方式であった。

したがって、ＲＯＭ内のデータを変更する場合、２バイ
ト以上の変更をしようとすると、必ず偶数バンクと奇数
バンクとに属する両方のＲＯＭのデータを変更しなけれ
ばならないため処理が繁雑になるという欠点があった。

九匪立旦追 本発明の目的は、ＲＯＭ内のデータを変更する際、容易
に変更することができるＲＯＭアクセス制御装置を提供
することである。

発明の構成 本発明のＲＯＭアクセス制御装置は、第１及び第２の記
憶領域を有するＲＯＭに対するＲＯＭアクセス制御装置
であって、前記第１の記憶領域のデータを読出して格納
する格納手段と、前記第２の記憶領域のデータを読出ず
と同時に前記第１の記憶領域のデータを読出すように制
御する読出制御手段とを有することを特徴とする。

寒韮ヨ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるＲＯＭアクセス制御装置の一実施
例の構成を示ず系統図である０図において本発明の一実
施例によるＲＯＭアクセス制御装置は、ｃｐｕｔｔによ
るＲＯＭ１２へのアクセスを制御するものであり、フリ
ップフロップ（以下Ｆ／Ｆという）１３と、アドレスコ
ントロール回路（ＡＤＨＣＮＴ）１４と、デコーダ（Ｄ
ＥＣ）１５と、オア回路１６とを含んで構成されている
。

ＣＰＵＩＩはアドレスバスをｎ十ｍ本（Ａ１〜Ａｎ十ｍ
）、データバスを１６本（Ｄｏ　〜Ｄ１５）有するもの
である。

また、ＲＯＭ１２はアドレスバスをｎ＋１本（ＡＯ〜Ａ
ｎ　）　、データバスを８本（００〜０７）有するもの
である。

Ｆ／Ｆ　１３はクロック端子ＣＫに入力される信号によ
り８ビツトのデータをラッチし、出力コントロールＥＮ
に入力される信号により出力を制御できるものである。

アドレスコントロール回路１４はＲＯＭ１２の最下位ア
ドレスＡＯをコントロールするものであり、デコーダ１
５はｃｐｕｔｔからの上位アドレス（Ａｌ１＋１〜Ａ！
１＋１１　＞をもとにＲＯＭアクセスアドレスをデコー
ドするものである。

クロック信号（以下ＣＬＫという）１はＣＰＵ１１のク
ロック端子ＣＬに入力される他にアドレスコントロール
回路１４に入力されるものである。

また、２はＣＰＵ１１から出力される下位ｎ本のアドレ
スバス（ＡＢＬ　；Ａｌ　〜Ａｎ　＞、３はＣＰＵＬＬ
から出力される上位ｍ本のアドレスバス（ＡＢＭ　；　
Ａｎ＋１〜Ａｎｔｉ　）　テある。

４はアドレスバス３をデコーダ１５でデコードしたＲＯ
Ｍアクセスを識別するＲＯＭアクセス識別信号（ＲＯＭ
ＳＥＬ）、５はＣＰＵＩＩから出力されて、アドレスコ
ントロール回路１４とオア回路１６とＲＯＭ１２に入力
されるメモリリードコントロール信号（ＭＲＤ）、６は
ＣＰＵＩＩの下位８ビツト偶数バンクデータバス（ＤＢ
Ｌ　＞、７はｃｐｕｉｔの上位８ビツト奇数バンクデー
タバス（ＤＢＨ）である。

８はアドレスコントロール回路１４から出力されるＲＯ
Ｍ１２及びＦ／Ｆ　１３のコントロール信号（ＡＯＣＮ
Ｔ＞、９はオア回５１１１６の出力であり、ＲＯＭアク
セス識別信号４とメモリリードコントロール信号５との
論理和でＦ／Ｆ　１３の出力を制御する出力制御信号（
Ｔ丁■ｙ）である。

次に第２図を用いて本実施例によるＲＯＭアクセス制御
装置の動作について説明する０図はＣＰＵ１１がＲＯＭ
１２をアクセスするリードサイクルに入った時の各部の
信号を示すタイミングチャートであり、４つのサイクル
（ｔｌ〜ｔ４）が示されている。

まず最初にサイクルｔ１のＣＬＫＩの立上りでＣＰＵ１
１からＲＯＭ１２の下位アドレスＡＬ及び上位アドレス
ＡＨが夫々アドレスバス２、アドレスバス３に出力され
る。このとき、下位アドレスＡＬはそのままＲＯＭ１２
のアドレスバス（Ａ１〜Ａｎ　）に入力される。また、
上位アドレスＡＨはデコーダ１５でデコードされ、ＲＯ
Ｍアクセス識別信号４が「Ｌｌになり、ＲＯＭ１２のチ
ップセレクト入力σ１が「Ｌ」になって、ＲＯＭ　１２
が選択される。

次にサイクルｔ２のＣＬＫＩの立上りでＣＰ　ＬＪｌｌ
はメモリリードコントロール信号５を「シ」にし、ＲＯ
Ｍ１２のアウトプットイネーブル入力σ１が「Ｌ」にな
るのでＲＯＭ１２は偶数バンクのデータＤＬを奇数バン
クデータバス７に出力し始める。このとき、Ｆ／Ｆ　１
３の出力制御信号９も「■、」になるのでＦ／Ｆ　１３
の出力がハイインピーダンス状態からイネーブル状態に
変わる。

さらに次のサイクルｔ３の立上りでＦ／Ｆ　１３のコン
トロール信号８が立上るため、Ｆ／Ｆ　１３のクロック
入力ＣＫが立上り、サイクルｔ２においてＲＯＭ１２か
ら奇数バンクデータバス７に出力されていたデータＤＬ
がＦ’／Ｆ　１３から偶数バンクデータバス６上に出力
される。それと同時にＲＯＭ１２のアドレスＡＯが「０
」から「１」に変わる（つまり、偶数から奇数のアドレ
スに変わる）ため、ＲＯＭ１２はＣＰＵＩＩが出力して
いたアドレスに「１」を加えた奇数バンクのデータＤＨ
を奇数バンクデータバス７上に出力し始める。

最後にサイクルｔ４においてＣＰＵＩＩは丁■５５を立
上げると同時に偶数バンクデータバス６及び奇数バンク
データバス７に夫々出力されているデータＤＬ　、ＤＨ
を内部に取込み、Ｆ／Ｆ　１３のコントロール信号８は
「Ｌ」に戻る。また、アウトプットイネーブルσ丁及び
Ｆ／Ｆ　１３の出力制御信号９がｒＨＪになるため、Ｒ
ＯＭ１２のデータバス及びＦ／Ｆ　１３の出力がハイイ
ンピーダンス状態になり、１リードサイクルが終了する
。

以上の様に、ＣＰＵＩＩがＲＯＭ１２の偶数バンク若し
くは奇数バンクのいずれか１バイトのみ、又は偶数バン
ク及び奇数バンク両方１ワードのアクセスでも常にＣＰ
ＵＩＩのデータバスにＲＯＭ１２からデータを２回読出
し、奇数バンクデータバス６及び偶数バンクデータバス
７の両方にデータＤＬ及びＤＨを夫々出力させることに
より、ＣＰＵＩＩの論理的アドレス空間とＲＯＭ１２の
物理的アドレス空間とを一致させることができるのであ
る。したがって、ＲＯＭ内のデータを変更する際には１
つのＲＯＭにいて変更すれば良いので、処理が容易に行
えるのである。

九肌△羞逮 以上説明したように本発明は、ＣＰＵがＲＯＭの偶数若
しく−は奇数バンク１バイトのみ、または偶数及び奇数
バンク両方１ワードのアクセスでも必ず偶数バンク及び
奇数バンクのデータを読出してＣＰＵのデータバスに入
力し、ＣＰＵの論理的アドレス空間とＲＯＭの物理的ア
ドレス空間とを一致させることにより、ＲＯＭ内のデー
タを変更する際に１つのＲＯＭについて変更すれば良い
ため、処理が容易に行えるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるＲＯＭアクセス制御装置
の構成を示す系統図、第２図は本発明の実施例によるＲ
ＯＭアクセス制御装置の各部の動作を示すタイミングチ
ャートである。 主要部分の符号の説明 １１・・・・・・ＣＰＵ １２・・・・・・ＲＯＭ １５・・・・・・フリヴプフロップ

Claims (1)

【特許請求の範囲】
1. （１）第１及び第２の記憶領域を有するＲＯＭに対する
   ＲＯＭアクセス制御装置であって、前記第１の記憶領域
   のデータを読出して格納する格納手段と、前記第２の記
   憶領域のデータを読出すと同時に前記第１の記憶領域の
   データを読出すように制御する読出制御手段とを有する
   ことを特徴とするＲＯＭアクセス制御装置。