JPH01199260A

JPH01199260A - 複数プロセッサ装置

Info

Publication number: JPH01199260A
Application number: JP62274602A
Authority: JP
Inventors: Bhalchandra R Tulpule; バルチャンドラ　ラムチャンドラ　タルピュール; Robert E Collins; ロバート　イー　コリンズ
Original assignee: United Technologies Corp
Current assignee: RTX Corp
Priority date: 1986-10-29
Filing date: 1987-10-29
Publication date: 1989-08-10
Anticipated expiration: 2011-10-16
Also published as: DE3750839D1; EP0266300B1; DE3750839T2; JP2545101B2; EP0266300A2; EP0266300A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は新規な複数プロセッサアーキテクチャに係り、
特に不均一なデータベースに基いて実行される不規則な
計算のスルーブツトを高めるのに適したアーキテクチャ
に関する。

従来の技術本発明は本願の優先権主張の基礎をなす対応の米国特許
出願の出願日と同日にタルピュール他により出願され本
出願人に譲渡された米国特許出願「ｎ次元モジュール式
プロセッサ」、「ｎ次元モジュール式入出力コントロー
ラ」、「事象によって駆動される複数ブロセツザシステ
ム用エグゼクティブ」中に開示された教示内容の一部を
使用する。

デジタル技術の絶え間ない進歩により次々と強力で複雑
なマイクロプロセッサ及びその他の装置が利用できるよ
うになり、その結果従来は非常に困難であると考えられ
ていた問題も拡張のための余力を残して解決することが
可能になってきている。しかし、一方でこの進歩により
従来は計算上の極端な困難性のため考えられもしなかっ
たあるいは単に不可能と放棄されていたより困難な問題
が前面に押し出されてきているのも事実である。

すなわち、進歩が要求に油を注ぎより強力なマイクロプ
ロセッサが求められるようになり、この要求と可能なス
ループット能力との間の不一致は日常的なものになりつ
つある。この不均衡は今日特に多くの実時間処理を要す
る問題、例えば音声認識１人工知性及び高信頼性航空機
システムに端的に見られる。事実、これらの分野の多く
のものでは計算上の要求が余りにも莫大であるため今日
のあるいは近い将来に実現されるであろういかなるプロ
セッサも単独ではその能力が超過されてしまう。

かかる巨大なコンピュータ能力の要求を解決する自然な
解決法は複数のプロセッサを使ってワークロードを分担
させることである。複数のプロセッサにもとづく並列処
理コンピュータシステムの設計については数多くの研究
がなされており特定の用途に合わせて設計された様々な
アーキテクチャが提案されている。例えば「大規模並列
プロセッサ」システム（ＭＰＰＳ）がグツドイヤーによ
りＮＡＳＡ　（米国航空宇宙局）のために設計されてい
るが、このシステムは大規模なマトリクス形式のデータ
を操作する問題を解決するためのプロセッサ、メモリ及
びコントローラのマトリクスを含む。同様にシストリッ
クアーキテクチャでは問題を解くのに必要とされるデー
タ流れに応じて再構成できる相互に結合された大規模な
プロセッサの配列が使われる。かかる複数プロセッサシ
ステムの中心的な特徴はこれらのアーキテクチャが例え
ば行列計算など規則的なあるいはパターンの決まったア
ルゴリズムの実行にしか適さないことである。このため
上記の如き複数プロセッサシステムはイメージ処理とか
合成開口レーダなど大規模なスルーブツトの要求を有し
大規模で均一なデータベースに基いた規則的な計算が並
列に実行されるシステムにおいては非常に有用である。

しかし、−船釣には演算タスクの規則性をほとんど欠く
ような種類の問題が数多く存在し、このような問題では
不均一なデータベースが使われ決定がデータに依存して
なされまた不規則なデータ流れパターンを特徴とする実
時間逐次演算が必要とされる。従って、かかる問題の特
徴である大規模で常時変化する複雑な計算を逐次的に処
理することができ常に変化する実時間演算処理分野に適
合する柔軟な複数プロセッサシステムアーキテクチャが
要求されている。またかかるアーキテクチャではシステ
ムの定義の変更に適合できまた拡張することのできる能
力が要求される。

かかる不規則な実時間演算処理分野で要求されるスルー
ブツトは非常に大きくまた複雑で、さらに個々の用途毎
に大きく変化する可能性がある。

すなわち、一般に可能な限り広範囲な計算及びデータ処
理操作及び入／出力信号処理能力が要求されるが、この
要求もまた個々の用途では大きく変化する可能性がある
。多くの場合、計算の複雑さは機能間におけるデータ流
れ経路のインタートウイニング、ルーピング及びミクシ
ングに起因する。

データ流れ経路及びタスクの実行処理の流れは動作モー
ド及びデータにより駆動されて直列的になされる判断に
よって決められる。このデータ及び実行処理の流れの不
規則性及び予知不能性のため、かかる用途ではスループ
ットの問題を解決するのにパイプラインアーキテクチャ
は不適当である。

過去に開発されたアレイプロセッサシステム、例えばバ
ローズによるＩＬＬＩＡＣＩＶあるいはＭＰＰＳは規則
的で１並列化が可能」な計算に適合するように設３１さ
れており、このため逐次的なアルゴリズムや不規則なあ
るいはスカラーデータ流れにこれらを適用すると非常に
性能が低下する。かかるアレイプロセッサシステムは本
質的に均一な性質を有し、普通は与えられたデータにも
とづいて同じ計算をロックステップで実行する。

プロセッサのアレイを個々の用途に合わせて適合させる
ことは容易ではない。これは変更をする場合いくつかの
基本ユニットを複数個変化させるしか方法がなくまた変
更の都度それらの動作及びその他の制御システムを再プ
ログラムする必要′があるためである。

一方、シストリックアーキテクチャは構成コントローラ
により個々の用途に合わせて適合できるセルないし処理
要素（ＰＥ）より構成される。しかし、シストリックア
ーキテクチャはデータのパイプライン化を含んでいるた
め、不規則なデータ及び実行処理動作の流れを処理する
のに適していない。シストリックアーキテクチャ中のＰ
Ｅは全て同等であって同一のプログラムを有し、さらに
重要なことに極く限られた計算の組しか実行することが
できない。

大きなスルーブツトを必要とするということは所定タス
クを所定時間内に最少の持ち時間で実行することと同義
である。すなわち、例えば航空機の実時間制御システム
では演算の際のトランスボート遅れのタイミングに関す
る要求は非常に厳しく、これによってシステム全体とし
ての帯域幅。

故障管理及び（ｉ頼性に関する性能及び能力が決定され
てしまう。複数プロセッサシステムを使用するとデータ
及び実行処理の流れがプロセッサの境界を超えてやりと
りされ、全体のトランスボート遅れに対して余計な因子
を追加することになる。

この余計なトランスボート遅れを減少させるためにはプ
ロセッサ間でのデータ処理要素どうしの効率的な広帯域
通信が必要になる。特に不規則で予知できないデータ及
び実行処理の流れが複数プロセッサアーキテクチャ全体
に拡がるため多数の信号を迅速に転送できる大きな通信
帯域が必要である。

従来、プロセッサ間での通信の問題は様々な形で解決さ
れてきて、いる。−船釣な方法はデータを直列バスを介
して送ることである。この方法ではハードウェア的な負
担を軽減することはできるがその代償としてトランスボ
ート遅れが非常に大きくなることが避けられず関与する
信号の数が非常に多いような高性能実時間処理用途には
適していない。この方法ではまたバス管理のため大きな
ソフトウェアオーバーヘッドが必要になる。

「メールボックス」と称する別の技術ではデータワード
をプロセッサ間で転送するのに専用の入／出力ボートが
使用される。この周知の方法においても入／出力ボート
の管理に伴って大きなソフトウェアオーバーヘッドが発
生し、またさらに重要なことにメールボックスデータ要
素の非同期的デポジット及び取出しによりレーシング状
態が発生する危険を有する。より良くまたより効率的な
のは直接メモリアクセス（ＤＭＡ）による方法であり、
この場合には一のプロセッサがＤＭＡ裁定要素を使用し
て他のプロセッサのメモリを直接アクセスしデータ転送
を行なう。しかし、ＤＭＡ裁定要素は特に裁定を多数の
及び／又は異なった種類のプロセッサ間で行なわなけれ
ばならない場合にはその設計が非常に困難になる。

大きなスルーブツトを有する実時間処理を必要とする多
くの問題においては関連しているわけではないが高い信
頼性が要求されることが多い。例えば航空機用のデジタ
ル制御コンピュータシステムでは信頼性に関する要求の
ため複数プロセッサアーキテクチャの構成に厳しい制約
が課せられる。

すなわち、制御システムの信頼性、消費電ツバ重量９体
積及びその他の要求を犠牲にすることなく処理上の要求
に適合できかつ拡張できるアーキテクチャが要求される
。この要求の組合わせのため、個々の用途に容易に適合
させることができないシストリックアレイあるいはパイ
プラインシステムは使用することができない。

またシストリックあるいはパイブラインアーキテクチャ
は多くの場合信頼性及び消費電力の観点から不適当であ
ることが多い。

シストリック及びその他のアーキテクチャを使用する際
の別の問題点はデータ及び実行処理の流れ経路をコント
ローラによって再構成する必要があることである。この
かかるシステムに典型的な単一コントローラ機能の存在
及びデータ経路の再構成の必要性のためかかるシステム
は高い信頼性を要求される航空機用制御システムへの使
用には魅力的でない。

発明が解決しようとする問題点そこで本発明は不規則で複雑な計棹動作を不均一なデー
タベースに基いて逐次的に実行する大規模な複数プロセ
ッサシステムアーキテクチャを提供することを一の目的
とする。

本発明の他の目的は複数プロセッサシステムアーキテク
チャを要求の変化に合わせてスループットに悪影響を及
ぼすことなく容易に変更でき大きなスループットを実現
できる複数プロセッサシステムアーキテクチャを提供す
るにある。

本発明のさらに他の目的はかかる複数プロセッサシステ
ムアーキテクチャに広帯域プロセッサ聞通信能力を付与
することにある。

本発明のさらに他の目的はかかる複数ブロセッザアーキ
テクチャ中の各プロセッサ中においてタスクを所定時間
内に最少の持ち時間で実行する方法を提供するにある。

本発明のさらに他の目的はかかる複数プロセッサシステ
ム用の動的に再構成できない非常に信頼性の高いアーキ
テクチャを提供することにある。

問題点を解決するための手段要約すると、本発明による複数プロセツサシステムアー
キテクチャは各々が別の複数プロセッサアーキテクチャ
であってもよいモジュール式要素よりなる格子中におい
て複数のモジュール式要素が２つのモジュール式要素間
における情報のやりとりに専用される一又は複数の２ポ
ートメモリ装置を介して相互に結合される構成を有する
。

すなわち、本発明は第一に、複数の信号プロセッサ要素
を含む、結合のための手段を各々有する複数のモジュー
ル式要素を、アドレス及びデータ信号ラインを介してか
かるモジュール式要素よりなる格子状アーキテクチャの
一のモジュール式要素と他のモジュール式要素との間で
の情報のやりとりに専用される一又は複数の２ポートラ
ンダムアクセスメモリ（ＤＰＲ）に結合することによる
複数プロセッサシステムの結合方法を提供する。

作用上記本発明の第一の特徴に関連して、本発明では複数プ
ロセッサシステムアーキテクチャが各々協働するアドレ
ス及びデータ信号ラインに接続されたー又は複数の２ポ
ートランダムアクセスメモリ（ＤＰＲ）を内側に有し複
数のプロセッサ要素及び複数の入／出力コントローラを
も含む複数のモジュール式要素を相互結合することによ
り構成され、協働する各々の２ボ一トＲＡＭはかがるモ
ジュール式要素よりなる格子状アーキテクチャ中の一の
モジュール式要素と他のモジュール式要素との間での情
報のやりとりに専用されることを特徴とする。各々のＤ
ＰＲはその両側のモジュール式要素から同時にアクセス
できその結果誤ったデータアクセスがなされることがな
くまた同一データが同時に２つのモジュール式要素より
アクセスされた場合の裁定が可能になる。

さらに、上記本発明の第一の特徴に関連して、本発明で
は格子状アーキテクチャ中の一又は複数のプロセッサ要
素それ自身を複数プロセッサ格子状アーキテクチャで置
換えてもよいことを特徴とする。

本発明はまた各々４を超えない任意の数の２ボ一トＲＡ
Ｍと協働する複数のモジュール式要素よりなる２次元格
子状アーキテクチャを提供する。

その際前記２ボートＲＡＭは格子状アーキテクチャ中の
４を超えない任意の数の協働するモジュール式要素との
間で情報のやりとりを行なう。また複数のモジュール式
要素の各々は該アドレス及びデータ信号ラインを介して
格子状アーキテクチャ中の４を超えない任意の数の他の
モジュール式要素と結合することもできる。各々のモジ
ュール式要素は該アドレス及びデータ信号ラインを介し
て４を超えない任意の数の専用の２ボ一トＲＡＭと通信
する。

本発明はまた各々６を超えない任意の数の２ボ一トＲＡ
Ｍと協働する複数のモジュール式要素よりなる３次元格
子状アーキテクチャを提供する。

その際前記２ボートＲＡＭは格子状アーキテクチャ中の
６を超えない任意の数の協働するモジュール式要素との
間で情報のやりとりを行なう。また複数のモジュール要
素の各々は該アドレス及びデータ信号ラインを介して格
子状アーキテクチャ中の６を超えない任意の数の他のモ
ジュール式要素と結合することもできる。前記任意の数
の別のモジュール式要素は該データ及びアドレス信号ラ
インを介した通信に専用される多数の２ボ一トＲＡＭを
有する。

勿論、前記の２次元格子状アーキテクチャは２つの２ボ
一トＲＡＭ　（ＤＰＲ）を有する一種類のモジュール式
プロセッサ要素のみを使用して構成するのが有利である
ことが理解されよう。モジュール式プロセッサ要素中に
おけるＤＰＲの方位はここでは問題にしない。ただ各々
のプロセッサ要−素の方位が全ての要素を通じて一定な
規則的格子状アーキテクチャではＤＰＲは対称性をもっ
て配置されるのが望ましい。例えば正方形モジュール式
プロセッサ要素においては「北側」、及び「東側」の境
界にのみＤＰＲが設けられる。また以下に詳細に説明す
る不規則な格子状アーキテクチャ（第１図参照）中の正
方形モジュール式要素における如く２つのＤＰＲを「北
側」及び「南側」の境界に配設してもよい。勿論最終的
な選択は設計者の自由である。

モジュール式プロセッサ要素においては２次元格子状ア
ーキテクチャを格子全体にわたって一様にする必要は必
ずしもないことが容易に理解されよう。例えばアーキテ
クチャ中で２種類のモジュール式要、素を使用し、例え
ば一方のモジュール式要素が３つのＤＰＲを有し他方の
モジュール式要素が１つのＤＰＲを有するようにしても
よい。あるいは格子状アーキテクチャ中にも多数の異な
ったモジュール式プロセッサ要素を使用することも考え
られよう。しかし使われるモジュール式要素の種類を増
大させるにつれてモジュール性による利点は急速に消滅
する。

同じことは上記の３次元格子状アーキテクチャ中につい
てもあてはまる。例えば立方体で示した３次元モジュー
ル式プロセッサ要素において他のプロセッサ要素と接触
する３つの側面に３つのＤＰＲを設けてもよい。このＤ
ＰＲ構成は規則的な格千秋アーキテクチャに対応するも
のである。また上記以外のＤＰＲ構成を用いれば不規則
な格子状アーキテクチャを形成することができる。

上記の２次元及び３次元格子状アーキテクチャについて
の説明はｎ次元アーキテクチャの場合にも同様に当ては
まる。すなわち、規則的なｎ次元格子状アーキテクチャ
では一般にｎ次元空間中の要所要所に配置されたＮ個の
ＤＰＲを使用するのが非常に有利であるが、これは必須
であるわけではない。すなわちｎ次元アーキテクチャの
場合にもＤＰＲを対称的に配置することが重要であるが
これは絶対的なものではない。

以下の詳細な説明では本発明によるｎ次元格子状アーキ
テクチャを２次元正方形モジュール式要素あるいは３次
元正方形モジュール式要素よりなるアーキテクチャを例
にして説明するがこれは本発明の教示をわかりやすく開
示するためのものにすぎない。すなわち本発明の要旨に
は一対のモジュール式要素間に専用ＤＰＲを設ける基本
思想を使った他の「形状」のモジュール式要素も含まれ
る。すなわち、かかる格子状アーキテクチャは様々に異
なった形に構成できる。アーキテクチャには例えばプロ
セッサ要素をモジュール式要素が形成する幾何学的図形
の頂点に配置する例や、プロセッサ要素がモジュール式
ユニットの内部空間中の種々の規則的な位置に分布させ
らせる例、またモジュール式要素を構成単位としモジュ
ール式要素間に専用のＤＰＲを備えた他の様々な格子構
造が可能である。

また格子状アーキテクチャは特定の次元内で形成される
必要はない。例えば２次元モジュール式プロセッサ要素
を３次元モジュール式プロセッサ要素と組合わせて使用
することもできる。事実多数の異なった次元のモジュー
ル式要素を組合わせて「純粋でない」格子状アーキテク
チャを形成することが可能である。かかるアーキテクチ
ャは特定の種類に分類することが困難であるが本発明の
最も広い要旨内に含まれる。

本発明で開示したモジュール式プ［１セツサ要素はシス
トリックアーキテクチャで使われるＰＥに対しモジュー
ル式複数ブＯセッサ格子中の個々の要素がそれぞれ異な
ったタスクを実行しまた他と異なったデータ流れを処理
しさらに使用されるプロセッサによっであるいは展開さ
れた命令の組の種類によって制限されることがない点で
大きく異なっている。本発明で開示したモジュール式複
数プロセッサ格子状アーキテクチャではプロセッサ要素
間を結ぶハードウェアデータ流れ経路が動的に再構成さ
れることはなく、このためコント０−ラ機能が不要にな
り動作の信頼性及び再現性が向上する。

以下に開示するトランスポート遅れを最小化する方法は
、同時に唯２つのプロセッサ要素からのアクセスのみを
許す２ボ一トＲＡＭ　（ＤＰＲ）の使用を前提としてい
る。このＤＰＲの機能は本出願人に譲渡された米国特許
出願「入／出力コントローラのアクセス裁定」１教示の
裁定技術の一部あるいは最近利用可能になった内部裁定
ＤＰＲＲＡＭチップを使って実現できる。ＤＰＲ装置で
は裁定は装置内部でワード単位でなされる。各モジュー
ル式プロセッサ要素は相互に割込み信号を交換してブＯ
セッサ間で通信を行ないレーシング状態を除去する。各
プロセッサ対に協働する専用のＤＰＲメモリ対はプロセ
ッサ・間に分散されて実行されている計粋に予測のつく
最少限のトランスボート遅れを引起すが本発明により開
示される複数プロセッサ格子状アーキテクチャの概念に
おける鍵となる要素である。

本発明で開示する複数プロセッサアーキテクチャでは用
途に合わせてシステム構成を処理要素及びコントローラ
によって適合させることができ、これにより非常に大ぎ
なスループット及び実時間動作の要求に応じつつ信頼性
、消費電力及びその他の費用的因子を最適化することが
できる。

本発明で開示した複数プロセッサ格子状アーキテクチャ
の重要な特徴はプロセッサ要素及び入／出力コントロー
ラ間の結合がＤＰＲを介してなされ所定の用途に対して
不変に固定されることである。格子状アーキテクチャを
使用することによりアーキテクチャを個々の用途に合わ
せて構成することができ大きなスループット、小さなト
ランスポート遅れ及び高い信頼性を実現することができ
る。処理要素及び入出力コントローラはモジュール式の
一般的要素であり隣接のあるいはその他の要素との通信
のためのボートを備えている。モジュール設計のために
七−要なボートの数は用途に応じて任意の数に変化させ
ることができる。すなわち、本明細囚で開示する２次元
及び３次元モジュール式要素は本発明を限定するもので
はなく、−般に２ｎ個のボートを有する構成要素により
構成されるｎ次元アーキテクチャも可能である。また先
に説明したように対称性の低い他のモジュール式要素を
使用することもできる。さらに、先にも説明したように
ｎ次元要素あるいはアレイ中においてｑ次元要素あるい
はアレイを使用ないしインターフェースすることも可能
である。

複数プロセッサ格子状アーキテクチャは動作の際データ
を例えば本出願人に譲渡された米国特許出願「汎用多モ
ード入出力コントローラ」中に開示された如き入／出力
コントローラより得、またワークロードを例えば本出願
人に譲渡された米国特許出願「事象によって駆動さる複
数プロセッサシステム用エグゼクティブ」中に開示され
たが如きタスクエグゼクティブシステムによりプロセッ
サ要素間で分担する。各々のプロセッサ要素は一又は複
数のプロセッサより構成されていてもよく、また別の複
数プロセッサ格子状アーキテクチャより構成されていて
もよい。また全てのプロセッサ要素は専用のプログラム
を記憶している。プロセッサは同一であってもなくても
よく、データの分担は２ボ一トＲＡＭメモリ及びプロセ
ッサ間の割込みを介してなされる。各計算フレームが終
了するとデータは入／出力コントローラ要素へ移され外
部へ分配される。

本発明の以上の及びその他の目的、特徴及び利点は図面
を参照しながら行なう本発明の最良の実施例の詳細な説
明より明らかとなろう。

実施例第１図は本発明による２次元格子状複数プロセッサアー
キテクチャ１０を示す図である。図中、多数の２次元モ
ジュール式処理要素１２，１４゜１６．１８が相互に結
合されており、これを以下に詳細に説明する。処理要素
の数は少なくとも２を超える任意の数でよい。

また第１図に示した２次元格子状複数プロツセサアーキ
テクチャ１０では２次元モジュール式入／出力コントロ
ーラ（ＩＯＣ）２０が使われる。

かかるＩＯＣは外界と複数プロセッサアーキテクチャと
の間におけるデータ及び制御信号の通信に使われる。ま
た別のＩＯＣ，例えばｌ０Ｃ２２を使用して入／出力ワ
ークロードを分担させてもよい。モジュール性の観点か
らはモジュール式処理要素及びモジュール式１０Ｃをそ
れぞれ格子状アーキテクチャ１０の構成要素として使う
のが有利である。しかし、本発明の要旨は複数のモジュ
ール式処理要素１２．１４，１６．１８等を複数プロセ
ッサアーキテクチャ中で使用することにあるのであって
モジュール式１０ｃが必ず含まれるわけではない。ｌ０
ＣＩＮ能は勿論角のモジュール式ユニット以外の手段に
よっても得ることができる。

ただかかるモジュール式１０Ｇを使用した方が有利であ
るにすぎない。

第２図は２次元モジュール式処理要素１２を示す図であ
る。第２図の処理要素１２は第１図中の同じ符号を有す
る処理要素に対応し、この要素の全体的な構造をわかり
やすく示す。

処理要素２４自体は一又は複数のプロセッサ゛よりなっ
てもよく２次元モジュール式処理要素１２の中心的な要
素を構成する（プロセッサ要素２４はそれ自身が第１図
に示したような複数プロセッサアーキテクチャであって
もよい。その場合はＩ１０ライン、例えば第１図中のモ
ジュール式■０Ｃ２２のライン７０．７２は第２図では
リング状バス３２に対応する）。プロセッサ２４から延
在するデータライン２６、アドレスライン２８及び制御
ライン３０は円形のリングバス３２に接続され、このよ
うにして２次元モジュール式処理要素は同じ格子状アー
キテクチャ中の他の要素をインターフェースする。

２次元アーキテクチャでは個々の２次元モジュ−ル式処
理要素１２は４つのボートを有するのが最適である。こ
れらのボートは第２図に示すようにリングバス３２から
延在するラインが破線で示したモジュール式プロセッサ
１２の４つの境界面の−を横切る位置に形成される。勿
論複数プロセッサ格子状アーキテクチャの実際の物理的
な形状はそれが何次元であれこれらの図に示した機能的
な構成と物理的に厳密に対応している必要はない。

すなわち、実際の回路はより複雑で印刷回路基板上に設
けられ、それらの印刷回路基板は他の印刷回路基板と共
にシャーシ中に挿入される。また印刷回路基板間の接続
も図示した程簡単ではなくまた対称的である必要もない
。これらの図は本発明の思想をわかりやすく示すための
概略化した図にすぎない。

本発明による格子状アーキテクチャは各々のモジュール
式要素と他のモジュール式要素との間に設けられ格子中
での通信を担う専用のメモリ域の使用を前提とする。こ
の機能は２ポートランダムアクセスメモリ（ＲＡＭ）に
より実行すると最も効率的である。勿論２ボートＲＡＭ
が絶対に必要というわけではなく、メモリ裁定は先にも
説明したようにその他の装置でも可能である。

２次元モジュール式処理要素１２．１４．１６゜１８の
各々のモジュール性を向上させるにはモジュール式処理
要素毎に２つの２ボ一トＲＡＭを設けるのが最も有利で
ある。他の２つのボートには２ボ一トＲＡＭを設ける必
要がなく、伯のモジュール式プロセッサ要素と協働する
２ボ一トＲＡＭが必要なインターフェースを行なう。処
理要素は第１図に示すように対称的に形成すると非常に
有利である。すなわち、モジュール式処理要素１２はそ
の「南側」ボートに２ボ一トＲＡＭを有さないモジュー
ル式処理要素１６の「北側」ボートをインターフェース
する２ボ一トＲＡＭ２４を有する。またモジュール式処
理装置１２の「東側」ボートは協働する２ボ一トＲＡＭ
を有さないがモジュール式処理要素１４の「西側」ボー
トに協働するＲＡＭ３６がこれに協働する。このように
、モジュール式処理要素を対称化することにより複数プ
Ｏセッ勺の格子状アーキテクチャの形成が容易になり、
このアーキテクチャにおいて各々のモジュール式処理要
素を一般に専用ユニットＲＡＭを介して他のモジュール
式処理要素と通信させることが可能になる。

第１図の規則的で対称的な格子状アーキテクチャに関連
して、個々のモジュール式処理要素が隣接のモジュール
式処理要素の方位に対応してその方位を不規則に変化さ
せているのがわかる。これは第２図の要素が有する対称
性に関係している。

例えば第２図において２つのＤＰＲの配置の対称性を変
化させて処理要素の「北側」及び「東側」ボートにＤＰ
Ｒが位置するようにすると第１図の格子状アーキテクチ
ャはより規則的になる。勿論、他にも様々な対称性が可
能である。またーのアーキテクチャ中で一以上の対称性
を混在させることも可能である。

第２図の例ではモジュール式処理要素１２の「北側」ボ
ートには他のモジュール式要素へ結合されるデータ及び
アドレスライン４０が延在する２ボ一トＲＡＭ３Ｂが設
けられる。勿論データ及びアドレスライン４０は必ず他
のモジュール式要素に結合される必要はなく、要素の「
北側」境界が格子状アーキテクチャの境界と一致してい
るような場合に結合はなされない。また、リングバス３
２からはモジュール式処理要素１２の１゛北側」境界を
横切って通信を行なうための制御ライン４２が延在する
。かかるラインは必須というわけではないが、割込み能
力を備えたプロセッサで普通に使われるハードワイヤ割
込み線より構成される。勿論、割込み信号はデータ及び
アドレスライン　４０を介して送ることもできる。以上
の割込みについての説明は２ボ一トＲＡＭを有する有さ
ないを問わず全てのボートにあてはまる。

モジュール式処理要素１２の「東側」境界では境界面を
横切ってリングバス３２からデータ及びアドレスライン
４４及び制御ライン４６が延在する。

同様に、要素１２の「西側、１境界でも境界面を横切っ
てリングバス３２からデータ及びアドレスライン４８及
び制御ライン５０が延在する。

またモジュール式処理要素１２の「南側」境界には２ボ
一トＲＡＭ３４を介してリングバス３２をインターフェ
ースするデータ及びアドレスライン５２を含むボートが
形成される。制御ライン５４は第１図に示したが如き隣
接したモジュール式処理要素１６にハードウェア割込み
信号を供給する。第２図に示した要素１２の如き典型的
な２次元モジュール式要素の内部構造のブロック図をや
はり概略的にだが第７図に示す。これについては後程さ
らに詳細に説明する。

第３図は２次元モジュール式１０Ｇ２２を詳細に示す図
である。モジュール式ＩＯＣは先に説明したモジュール
式プロセッサ要素と同様であるがその主要な機能が入／
出力（Ｉｌｏ）装置をインターフェースしてデータをプ
ロセッサと外界、換言すれば非信号処理領域との間で転
送することにある点で異なっている。

再び第１図を参照するに、協働する２ボ一トＲＡＭの数
についてのモジュール式１０Ｇ２０の対称性はモジュー
ル式１０Ｇ２２の対称性とは異なっていることがわかる
。ＩＯＣの主な機能は信号プロセッサ要素に外部データ
を入力しまた外界へ情報を出力することにあるためモジ
ュール式処理要素と比較すると内部の対称性に関する選
択の自由度は大きい。これは勿論ＩＯＣが格子状アーキ
テクチャの境界部に位置するためモジュール式処理要素
と比較して厳しい制約のある構造的な役割りが中心的で
ないためである。先に説明したように、本発明の要素は
入／出力構造とは無関係に複数のモジュール式処理要素
を有する格子状アーキテクチャにより深く関係している
。すなわち、本明細書中におけるモジュール式ＩＯＣに
関する説明はモジュール式信号処理要素よりなる基本的
な格子状アーキテクチャを制限するものではない。

第３図のモジュール式ｌ０Ｃ２０はリングバス６２によ
り図示された中央入／出力コントローラ（ＩＯＣ）６０
よりなり、このリングバス６２は１０Ｃ６０から延在す
るデータライン６４、アドレスライン６６、及び制御ラ
イン６８と通信する。

第３図のリンクバス６２は第２図のリングバスとはやや
異なって「途切れた円」を形成し、その切れ目から一対
のデータライン７０及び制御ライン７２が延在しこれら
のラインモジュール式１０Ｃ２０の１西側」ボートを通
って第１図に示した如く外界のＩ１０装置と通信を行な
う。

モジュール式１０Ｃ２２の「北側」及び「南側」境界に
は２ボ一トＲＡＭよりなる専用メモリ７４゜７６を備え
たボートが形成され、このボートを横切って格子状アー
キテクチャ中の他のモジュール式要素との間でデータ及
びアドレスバスライン７８．８０及び制御ライン８２．
８４を介した通信が行なわれる。第１図ではｌ０Ｃ２２
は「北側」境界を介してｌ０Ｃ２０と通信するが「南側
」境界を介して通信するモジュール式要素は図示されて
いない。このｌ０Ｃ２２の「南側」は空白スロットでも
よいし別のモジュール式１０Ｃでもよいし、あるいはモ
ジュール式処理要素であってもよい。

第３図のモジュール式１０Ｃ要素２２の「東側」境界に
は隣接のモジュール式要素と通信するデータ及びアドレ
スライン８６及び制御ライン８８を担持するボートが形
成される。このＩＯＣ要素２２のこの「東側」ボートに
は協働する専用メモリは設けられないが、これは第１図
に示したように隣接のモジュール式処理要素１６が専用
メモリ９０を有しているためである。

このようにユニット２０及び２２の例で示したように、
同一の格子内においてもＩＯＣは使用個所によって構造
が大きく異なることが理解されよう。しかし、これは単
一の対称性のＩＯＣを格子上アーキテクチャを通して使
用することができないことを意味するものではない。む
しろ、設計上及び費用上の観点からはモジュール式処理
要素は格子状アーキテクチャ全体を通じて−様な対称性
を有する方が効率的である。

第４ａ図は３次元モジュール式処理要素１００を示す。

この碗では中央処理要素１０２が第２図のリングバス３
２を３次元的に拡張した３次元バスにより囲まれる。こ
の球面状の「リボン」バス１０４はプロセッサ１０２を
囲んで延在し、データ、アドレス及び制御信号を３次元
複数プロセッサ格子状アーキテクチャ中の他のモジュー
ル式要素と６個所のボートを介してやりとりするための
通信路を形成する。第４ａ図に示した３次元要素１００
は見えない（図示していない）正六面体の中心に位置す
ると考えることもできる。各々の面にはそれぞれ協働す
るボートが一つ形成されている。第４ａ図の例ではこれ
らのボートのうちの３つが協働する２ボ一トＲＡＭ１０
６．１０８゜１１０を有する。他の３つのボートはイン
タフェースされる「面」を介してＤＰＲを有する他のモ
ジュール式要素にデータ、アドレス及び制御ラインを延
在させるにすぎない。また第４ａ図は実際にはやや簡略
化されていて、第２図においてデータ及びアドレスライ
ンと制御ラインとの間に維持されていた間隔が簡単のた
め省略されていることに注意しなければならない。勿論
、３次元モジュール式処理要素１００は図示したのと全
く同数のＤＰＲを必ず有さねばならないわけではなく、
任°意の数のＤＰＲを有することができる。すなわち、
第４ａ図に示した例で選択したＤＰＲの数は単に対称性
を図示するためのものにすぎない。ただし、この特別に
図示した対称性は第１図及び第２図に示した対称性と異
なりかかる要素を使って構成した格子の規則性を特に高
める効果がある。先にも説明したように、実際に実現可
能なモジュール式３次元構造は格子を３次元のあらゆる
方向へ拡張できる利点のため３つのＤＰＲを有する可能
性が高い。また３次元格子アーキテクグ・ヤはその任意
のｒ面」の−でＤＰＲを介して他の次元の格子をインタ
ーフェースすることも可能である。

第４ｂ図は第４ａ図に示したのと同様に３次元モジュー
ル式処理要素１２０，１２２，１２４゜１２６を複数個
使用した３次元格子状アーキテクチャを示す。これらの
要素の各々が第４ａ図に示したのと同一の対称性を有す
る場合は例えばモジュール式要素１２０にはその境界（
図示せず）内にてＤＰＲ１３０，１３２，１３４が協働
する。

これはＤＰＲ１２８が隣接の３次元モジュール式処理要
素（図示せず）の境界内に設けられていることを意味す
る。同じく、３次元の規則的な格子中において要素１２
２に結合されているＤＰＲ１３６は隣接のモジュール式
要素（図示せず）に協働するものである。ライン１４１
と協働するＤＰＲ１３８，１４０及び別のＤＰＲ（図示
せず）は要素１２２にこのモジュール境界内で協働する
。

要素１２４にはＤＰＲ１４４及びライン１４５ａ。

１４５ｂと協働する２つの別のＤＰＲ（図示せず）が協
働する。この秤の構造は任意のサイズに形成でき任意の
スペースに適合させることができる。

例えば、モジュール式要素１２０．１２２．１２４及び
１５０が全て同一平面にある場合、アーキテクチャは前
記平面に平行に下方に拡張することができ、この場合は
要素１２６が下側面中に形成される。上記の規則的アー
キテクチャにおいてはこの要素１２６もＤＰＲに関して
同一の対称性を有し、ＤＰＲ１４６，１４７及び１４７
ａと協働する別のＤＰＲ（図示せず）が協働する。

第４ｂ図は２つのＤＰＲ，すなわちＤ　Ｐ　Ｒ１５２及
び１５６が協働する３次元モジュール式入／出カコント
０−ラ１５０を示す。モジュール式ＩＯＣでは内側のｌ
０Ｃ１５８がプロセッサ要素１２０゜１２２．１２４．
１２６の周囲に設けられている「リボン」状バス１０４
とよく似た別の「リボン」状バス１６０と協働する。バ
ス１０４と１６０の唯一の差異は１０Ｃ１５Ｂから延在
するーのデータ及び制御バス１６２が「リボン」１６０
と交差しない点にある。これは「リボンｊ中に第３図の
２次元モジュール式ｌ０Ｃ２２のリングバス６２中に形
成されていたギャップと同様な小さなギャップが形成さ
れているためである。そこで、データ及び制御ライン１
６２はこのギャップを通って延在してＩ１０装置をイン
ターフェースする。これらのラインはＣＰＵバス１６０
に対しては絶縁されていなければならない。

第５図は例えばｎ次元格子状複数プロセッサアーキテク
チャ中で使用されるｎ次元モジュール式処理要素の概略
図である。特定の次元の格子状アーキテクチャあるいは
モジュール式要素が他の次元の格子及び／又は要素をイ
ンターフェースできるのは勿論である。単一の処理要素
２００はそれ自身が複数プロセツザ格子であってもよく
、要素２００からはデータライン２０２、アドレスライ
ン２０４及び制御ライン２０６が延在してリング状デー
タ、アドレス及び制御バス２０８と通信する。このリン
グバスは多数の出力ボート、例えばｎ次元モジュール式
処理要素の場合だと２ｎ個のボートを有する。かかる２
０個のボートを備えたあるいは「面」を有するｎ次元モ
ジュール式処理要素には２ｎ個のボートの丁度半分に２
ボ一トＲＡＭが協働するのが典型的である。換言すれば
、かかる要素にはｎ個の２ボ一ドＲＡＭが協働する。

また２ボ一トＲＡＭを有さないｎ個のボートが存在する
。勿論、上記の対称性すなわちｎ個のボートに対しｎ／
２個のＤＰＲを設けることは先にも説明したように本発
明を限定するものではない。

第５図は車輪のハブに非常によく似たリング状バスを備
えたプロセッサを示す。このｎ次元モジュール式処理要
素は実際上処理要素の境界を画成するリム２１０に向っ
て延在する多数の「スポーク」を有する。この「ＩＩ輪
」の「スポーク」の端には２ｎ個のボートが形成されｎ
次元格子状アーキテクチャ中の他のモジュール式要素と
の間で必要なデータ、アドレス及び制御信号をやりとり
する。

図中、２ボ一トＲＡＭ　（ＤＰＲ）２１２がリングバス
２０８をインターフェースし境界２１０に向って延在す
るデータ及びアドレスバス２１４を介して格子中の他の
モジュール式要素のリングバスと別のＤＰＲを介するこ
となく直接に通信する。

換言すれば、第５図の「車輪」中のスポークの各々は同
じ格子状アーキテクチャ中の別の同様なモジュール式要
素中の協働するＤＰＲを有さない「スポーク」に接続す
るためのＤＰＲを有する。

一方、制御ライン２１６は別の要素中のスポークの同様
なラインと直接に接続される。上記ボートに隣接するボ
ートは制御ライン２１８とデータ及びアドレスライン２
２０より形成されるスポークを有しこのスポークを介し
てリング状バス２１８と「リム」が「スポーク」と交差
す、る位置に形成される出力ボートとの間で通信を行な
う。

さらに、同様な「スポーク」の対、すなわちＤＰＲ２２
２もデータ及びアドレスバス２２４と制御バス２２６と
よりなる第１のスポークと、データ及びアドレスバス２
２８と制御バス２３０とよりなる第２のスポークとより
なる対が前記第１のスポークの対に隣接して設けられる
。

第５図中に示したかかるスポークの第３の対はＤＰＲ２
３２とデータ及び制御バス２３４と制御バス２３６とよ
りなる第１のスポークと、制御バス２３８とデータ及び
アドレスバス２４０とよりなる第２のスポークよりなる
。かかるスポークの対はモジュール式処理要素の次元に
対応してくりかえされる。例えば１０次元格子状アーキ
テクチャを使用した場合は１０対のかかるスポークが設
けられる。

第６図はｎ次元モジュール式入／出力コントローラ２５
０を示す。これは第５図のｎ次元モジュール式処理要素
と非常によく似ているが、中心に位Ｕする要素がプロセ
ッサでなく入／出力コントローラ（ＩＯＣ＞である点、
及びモジュール式要素２５０の外界と通信するための別
の手段、すなわちＩＯＣと外界との間の直接的な通イｎ
のためのデータ及び制御バス２５２が設けられている点
が異なっている。データ及び制御バス２５２とリング状
のデータ、アドレス及び制御バス２５４とは直接に接続
されることはない。第５図のリング状バス２０８と異な
り第６図のリング状バスには開口部２５６が形成される
。図中ではこれをデジタルデータ及び制御用リングバス
２５４と入／出力データ及び制御バス２５２との間の間
隙により図示する。この点を除けばｎ次元モジュール式
１０Ｃの構造は第５図のｎ次元モジュール式処理要素の
構造と非常によく似ている。勿論ＤＰＲの数及びＩＯＣ
内でのスポークの数は用途によって変化する。明らかに
、ＩＯＣの各スポークはＤＰＲを介して任意の次元のモ
ジュール式処理要素の「而」をインターフェースできる
。　　　□ 第７図は第２図中の２次元モジュール式処理要素をより
詳細に示す図である。図中、北側、東側。

南側及び西側のボートを第２図と同じ方位を保って示し
である。さらに、第２図にリングバス３２に対応してＣ
ＰＵデータ／アドレスバス３２にバッフ？なしで拡張さ
れる別のボート３００が形成される。第７図ではこのリ
ングバスは「リング」状にはなっていないが、第２図は
格子状複数プロセッサアーキテクチャ中の処理要素のモ
ジュール性をわかりやすくするための図にすぎないこと
を理解すべきである。第７図も概略図ではあるがより実
際に近い。

典型的な任意の次元のモジュール式処理要素ではプロセ
ッサ２４（これは−を超える数のプロセッサよりなるも
のであってもよくまたそれ自身が別の格子であってもか
まわない）以外にも格子状アーキテクチャ中の別のモジ
ュール式要素からの割込み信号に応答して信号ライン３
０４を介してプロセッサにかかる割込みの存在を通知す
る割込みコントローラ３０２が設けられる。この割込み
コントローラ３０２はまたプロセッサ２４がらのライン
３０６上の割込み信号に応答して制御ライン４２，４６
．５４及び５０を介して同じ格子状アーキテクチャ中の
他のモジュール要素へ送られる割込み信号を形成する。

図示した２次元モジュール式処理要素１２にはその他に
ＣＰＵ　　ＲＡＭ３１０、ＰＲＯＭ３１２、クロック３
１４及び典型的なプロセッサの諸動作を行なうので特に
説明はしない他の機能ブロック３１６，３１７，３１７
ａ及び３１７ｂを始めとする様々な部分が含まれる。

ＣＰＵ　　ＲＡＭ３１０の機能はプロセッサ２４へのデ
ータ及び命令を一時的に記憶するためのものである。Ｐ
ＲＯＭは不揮発性のすなわち永久的なプログラム可能メ
モリであり電源をオンにしてレフレッシュをしなくとも
データを記憶できるメモリである。

クロック３１４はプロセッサ２４にクロック信号を供給
するためのものである。

第８図は第３図に示したのと同様な２次元モジュール式
１０Ｃ４００を示す。ただし、このｌ０Ｃ４００は２次
元格子状アーキテクチャ中の一のモジュール式要素しか
インターフェースできない。

すなわち、第３図の２次元モジュール式ＩＯＣは可能な
唯一の構造をあられすものではなく、他にも第８図の変
形例を含めて様々な変形が可能である。

第８図の２次元モジュール式１０Ｃ４００の心臓部はＤ
ＭＡコントローラ４０４及びリンクコントローラ４０６
を含む中央コントローラ４０２である。これは第３図の
中央１０Ｃ６０と同様である。コントローラ４０２はた
またまこのｌ０Ｃ４００が使用される複数プロセッサア
ーキテクチャの構造に起因する理由によりＤＭＡ制御機
能部とリンク制ａｎｉｉ部とに分割されている。この特
別なアーキテクチャではＤＭＡ機能サービスを要求する
入／出力装置より別々にリービスされる必要のある冗長
チャンネル間に多数の直接リンクが存在している。

いずれにせよ、入／出力装置は出力幹線ライン４１２中
の複数のライン４１８及びＩ１０インターフェースユニ
ット４１０を介してインターフェースされる。同様に、
リンク送受信ユニット４１４は複数のライン４１６を介
して同じ幹線４１２上で通信を行なう。

ユニット４１０及び４１４はいずれもデータ及びアドレ
スライン４２０１４２２及び制御ライン４２４．４２６
を介してＩＯＣコントローラ４０２と通信する。このデ
ータ及びアドレスラインは多くの場合１６ビツトライン
が使用されるのが典型的である。

ＤＭＡコントローラ４０４のシーケンスはＤＭＡシーケ
ンサ４３２と協働する制御ライン４３０を介して制御さ
れる。これには一連のマイクロコード命令が含まれる。

同様に、マイクロコード命令を有し制御ライン４３４を
介してリンクコントローラ４０６を制御するリンクシー
ケンザ４３３が設けられる。

ＤＭＡコントローラ４０４及びリンクコントローラ４０
６はＤＭＡ　　ＲＡＭ４４４及びリンクＲＡＭ４４６に
それぞれ通信するための別のデータ及びアドレスライン
４４０及び４４２を有する。

これらのＲＡＭ４４４及び４４６はいずれもｃｐＵバス
４４８に結合されてアーキテクチャ中のリングバスの−
をインターフェースする。ＤＭＡコントローラ及びリン
クコントローラ４０４及び４０６はまた第３図に示した
如き一又は複数のモジュール式要素の側面を介して一又
は複数の内部ＤＰＲを直接にインターフェースしてもよ
い。

以上、本発明を最良の実施例について説明したが、本発
明の思想及び要旨内で様々な変更、省略及び追加が可能
である。

【図面の簡単な説明】

第１図は本発明による２次元格子状複数プロセッυアー
キテクチャを示す図、第２図は第１図の２次元格子状ア
ーキテクチャで使用される２次元モジュール式処理要素
の例を示す図、第３図は第１図の２次元格子状アーキテ
クチャで使用される２次元モジュール式入／出力コント
ローラ（１０Ｃ）の例を示す図、第４（Ａ）図及び第４
（Ｂ）図は本発明による純粋に３次元の格子状複数プロ
セッサアーキテクチャを示す図、第５図はｎ次元格子状
複数プロセッサアーキテクチャ中で使用されるｎ次元処
理要素を示す図、第６図はｎ次元格子状複数プロセッサ
アーキテクチャ中で使用されるｎ次元１０Ｃを示す図、
第７図は第２図の２次元モジュール式処理要素の内部を
示す概略的ブロック図、第８図は第３図のＩＯＣと同様
なただし完全に同等ではない２次元モジュール式要素の
内部を示す概略的ブロック図である。１０・・・２次元格子状アーキテクチャ、１２゜１４．
１６．１８・・・２次元モジュール式処理要素、２０．
２２．４００・・・２次元モジュール式１０Ｃ１２４，
２００・・・処理要素、２６．６４，７０゜２０２・・
・データライン、２８．６６．２０４・・・アドレスラ
イン、３０．４２．４６．５０．５４゜６８．７２．８
２．８４．８８，２０６，２１６゜４２４．４２６，４
３０，４３４・・・制御ライン、３２．６２，２０８，
２１８．２５４・・・リングバス、３４．３６．３８，
１０６，１０８，１１０゜１２８．１３０，１３２，１
３４，１３６，１３８　。１４０．１４４，１４６，１４７，１５２，１５６　。２１２．２２２．２３２・・・２ボ一トＲＡＭ、４０゜
４４．４８，５２，７８，８０．８６．２２０゜４２０
．４２２，４４０．４４２・・・データ及びアドレスラ
イン、６０．１５８・・・中央入／出力コントローラ、
７４．７６・・・専用メモ１ハ９０　・・・メモリ、１
００，１２０，１２２，１２４．１２６・・・３次元モ
ジュール式処叩要素、１０２・・・中央処理要素、１０
４，１６０．１６２・・・バス、１４１゜１４５ａ、１
４５ｂ、１４７ａ、３０４，３０６゜４１６・・・ライ
シ、１５０・・・３次元モジュール式ｌ０Ｃ１２１０・
・・要素境界、２１４，２２４，２２８　。２４０・・・データ及びアドレスバス、２２６，２３０
゜２３４．２３６，２３８．２５２・・・制御バス、２
５０・・・モジュール式要素、２５６・・・開口部、３
００・・・ボート、３０２・・・割込みコントローラ、
３１０・・・ＣＰＵ　　ＲＡＭ、３１２・・・ＰＲＯＭ
１３１４・・・クロック、３１６，３１７，３１７ａ。３１７ｂ・・・機能ブロック、４０２・・・中央コント
ローラ、４０４・・・ＤＭＡコントローラ、４０６・・
・リンクコントローラ、４１０・・・Ｉ１０インターフ
ェースユニット、４１２・・・出力幹線ライン、４１４
・・・出力送受信ユニット、４３２・・・ＤＭＡシーケ
ンサ、４３３・・・リンクシーケンサ、４４４・・・Ｄ
ＭＡＲＡＭ、４４６・・・リンクＲＡＭ１４４８・・・
ＣＰＵバス。特許出願人　ユナイテッド　テクノロジーズＦＩＧ、２ＦＩＧ３ＦＩＧ、４Ａトμか久　／−／Ｃｙ、６手続？１言ｌ正書（方式）昭和６３年　３月２４日特許庁長官　　小　川　邦　夫　　殿　　　゛１穐ｉノ１、事件の表示昭和６２年　特許願　第２７４６０２号２、発明の名称複数プロセッサシステムの形成方法３、補正をする者事件との関係　　特許出願人住　所　アメリカ合衆国　コネティカット　０６１０１
ハートフオード　ファイナンシャル　プラグ　１番地名
　称　　ユナイテッド　チクノロシーズ　コーポレーシ
ョン代表者　ドミニク　ジェー　キアンテラ４、代理人住　所　〒１０２　　東京都千代田区麹町５丁目７番地
６、　補正の対９図面。７、　補正の内容図面の浄占（内容に変更なし）を別紙のとおり補充する
。

Claims

【特許請求の範囲】

（１）複数の処理要素を含む、各々結合のための手段を
有する複数のモジュール式要素を、アドレス及びデータ
信号ラインを介してかかるモジュール式要素よりなる格
子状アーキテクチャ中の一のモジュール要素と他のモジ
ュール式要素との間での情報交換に専用される一又は複
数の２ポートメモリ装置に結合する段階を有することを
特徴とする複数プロセッサシステムの形成方法。
（２）該メモリ装置は２ポートランダムアクセスメモリ
（ＤＰＲ）であることを特徴とする特許請求の範囲第１
項記載の方法。
（３）各々のモジュール式要素は協働するアドレス及び
データ信号ラインに結合されている一又は複数の２ポー
トメモリ装置を有することを特徴とする特許請求の範囲
第１項記載の方法。
（４）該結合する段階はさらに各々アドレス及びデータ
信号ラインに接続されて格子状アーキテクチャ中の他の
モジュール式要素との間での情報の交換に専用される２
ポートメモリ装置を一又は複数個有するモジュール式処
理要素を複数個結合し；各々アドレス及びデータ信号ラインと協働して格子状ア
ーキテクチャ中の他のモジュール式要素との間での情報
の交換に専用される２ポートメモリ装置を一又は複数個
有する一又は複数のモジュール式入／出力コントローラ
（ＩＯＣ）を該一又は複数のモジュール式処理要素と結
合する段階を含むことを特徴とする特許請求の範囲第１
項記載の方法。
（５）該一対のモジュール式要素間における専用の２ポ
ートメモリ装置を介した情報の交換は各対中の要素間に
おける割込み信号によつて容易化されることを特徴とす
る特許請求の範囲第１項記載の方法。
（６）該複数のモジュール式処理要素の各々は２つの対
応するモジュール式要素との間で情報を交換するための
２つの２ポートメモリ装置を内側に有しており、該複数
のモジュール式処理要素の各々はまた該アドレス及びデ
ータ信号ラインを介して２つの別のモジュール式要素に
結合されるべく適合されており、該別のモジュール式要
素の各々もまた該アドレス及びデータ信号ラインを介し
て通信に専用される２ポートメモリ装置を内部に有して
いることを特徴とする特許請求の範囲第１項記載の方法
。
（７）該複数のモジュール式処理装置の各々は３つの対
応するモジュール式要素との間で情報を交換するための
３つの２ポートメモリ装置を内側に有しており、該複数
のモジュール式処理要素の各々はまた該アドレス及びデ
ータ信号ラインを介して３つの別のモジュール式要素に
結合されるべく適合されており、該別のモジュール式要
素の各々もまた該アドレス及びデータ信号ラインを介し
た通信に専用される２ポートメモリ装置を内部に有して
いることを特徴とする特許請求の範囲第１項記載の方法
。
（８）該複数のモジュール式要素の少なくとも一はそれ
自身が別の格子状複数プロセッサアーキテクチャより構
成されることを特徴とする特許請求の範囲第１項記載の
方法。