JPS6073766A - Ｃｐｕ間の情報交換装置 - Google Patents
Ｃｐｕ間の情報交換装置Info
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- JPS6073766A JPS6073766A JP58181365A JP18136583A JPS6073766A JP S6073766 A JPS6073766 A JP S6073766A JP 58181365 A JP58181365 A JP 58181365A JP 18136583 A JP18136583 A JP 18136583A JP S6073766 A JPS6073766 A JP S6073766A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- G—PHYSICS
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- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数のｏｐｔｙ（中央処理装置）が共通の
システムバスで結合されたマルチＯＰＵシステムにおい
て、ＯＰＵ相互間で情報を授受するための情報交換装置
に関する。
システムバスで結合されたマルチＯＰＵシステムにおい
て、ＯＰＵ相互間で情報を授受するための情報交換装置
に関する。
マルチＯＰＵシステムにおける０ＰＵＩＳＱで情報交換
を行なうための手段としては、従来からいくつかの方式
が知られている。代表的な８種の従来方式について、そ
の概念ｔ−第１図（Ａ） （Ｂ）（ｏ）にそれぞれ図解
している。
を行なうための手段としては、従来からいくつかの方式
が知られている。代表的な８種の従来方式について、そ
の概念ｔ−第１図（Ａ） （Ｂ）（ｏ）にそれぞれ図解
している。
同図（Ａ）は、システムバス３に接続されているシステ
ムメモリ参の所定エリアに発信側の０ＰＴＴ／がデータ
ｊを書き込み、受信側の０ＰＵＪがこのエリアをスキャ
ニングすることによってデータＳを取９込む方式である
。この方式ではデータの授受のために特定の７ラグが使
用されるので、これをフラグスキャニング方式と呼ぶ。
ムメモリ参の所定エリアに発信側の０ＰＴＴ／がデータ
ｊを書き込み、受信側の０ＰＵＪがこのエリアをスキャ
ニングすることによってデータＳを取９込む方式である
。この方式ではデータの授受のために特定の７ラグが使
用されるので、これをフラグスキャニング方式と呼ぶ。
上記フラグスキャニング方式では、受信側のＣＰＵ、２
がフラグをスキャンしたシデータ會取シ扱うためにシス
テムバス３を使用することが大きな欠点である。この使
用＃Ｉ４度が高いとシステム全体の効率が著しく低下す
る。
がフラグをスキャンしたシデータ會取シ扱うためにシス
テムバス３を使用することが大きな欠点である。この使
用＃Ｉ４度が高いとシステム全体の効率が著しく低下す
る。
同図（Ｂ）は、受信側のＣＰＵＪ内の２ボートメモリぶ
を情報伝送エリアとして使用する方式である。
を情報伝送エリアとして使用する方式である。
２ボートメモリ乙はＯＰＵ、２の内部プロセッサからは
システムバス３を介さずに直接アクセスされ。
システムバス３を介さずに直接アクセスされ。
他のＯＰＵ／からはシステムバス３を介してアクセスさ
れる。データの授受には先の方式と同様に７ラグを使用
し、ＯＰＵ／が２ボートメモリ乙に書き込んだデータｊ
を、０ＰＵ２が内部処理でスキャニングして取シ込む。
れる。データの授受には先の方式と同様に７ラグを使用
し、ＯＰＵ／が２ボートメモリ乙に書き込んだデータｊ
を、０ＰＵ２が内部処理でスキャニングして取シ込む。
この方式を２ボートメモリ・フラグスキャニング方式と
呼ぶ。
呼ぶ。
上記２ボートメモリ・フラグスキャニング方式では、デ
ータ受信のために０ＰＵ２かシステムバス３ｔ−使用し
ないという点が先の方式よシ勝れている。しかし、これ
ら２つの方式では共通して。
ータ受信のために０ＰＵ２かシステムバス３ｔ−使用し
ないという点が先の方式よシ勝れている。しかし、これ
ら２つの方式では共通して。
受信側のＯＰＵλは上１己フラグを常時スキャンするこ
とで受信すべきデータＳを検出するので、このスキャニ
ング処理のためにＯＰＵ、２の能力の多くが裂かれる。
とで受信すべきデータＳを検出するので、このスキャニ
ング処理のためにＯＰＵ、２の能力の多くが裂かれる。
したがって、他の処理に０アＵ２の能力を充分に発揮す
ることができないという問題がある。
ることができないという問題がある。
同図（０）は、ＯＰＵ／が０ＰＵ２内の２ボートメモリ
４にデータｊを誓き込んだ後、特定の工１０レジスタ７
（ボート）をアクセスすることによって０ＰＵ２に割シ
込み信号ＩＮＴを与える方式である。この割込み信号工
ＮＴを受けて０ＰＵ２はデータｊを取り込む。この方式
を割込み方式と呼ぶ。
４にデータｊを誓き込んだ後、特定の工１０レジスタ７
（ボート）をアクセスすることによって０ＰＵ２に割シ
込み信号ＩＮＴを与える方式である。この割込み信号工
ＮＴを受けて０ＰＵ２はデータｊを取り込む。この方式
を割込み方式と呼ぶ。
上記割込み方式では、発信側のＯＰＵ／において、デー
タをメモリ乙にセットする処理の他に、割込み信号を発
生する処理が付加されるので、その分だけ処理効率が低
下する。また、発信側か受信側のいずれかのＯＰＨに割
込み用の回路（工１０レジスタ７）が必要になる。
タをメモリ乙にセットする処理の他に、割込み信号を発
生する処理が付加されるので、その分だけ処理効率が低
下する。また、発信側か受信側のいずれかのＯＰＨに割
込み用の回路（工１０レジスタ７）が必要になる。
この発明は前述し九従来の問題点に鑑みなされたもので
あり、その目的は、マルチＯＰＵシステムにおけるＣＰ
Ｕ間のデータの授受を、発信側および受信側ともに効率
よく処理することがで自るようにした情報交換装置を提
供することにある。
あり、その目的は、マルチＯＰＵシステムにおけるＣＰ
Ｕ間のデータの授受を、発信側および受信側ともに効率
よく処理することがで自るようにした情報交換装置を提
供することにある。
上記の目的を達成するために、この発明は、発信側のＯ
ＰＵが受信側ＣＰＵ内の２ボートメモリに情報データを
書き込み、続いてその情報のヘッダレコードを上記２ボ
ートメモリの予め決められたアドレスエリアに書き込む
こととし、受信側ＯＰＨには上記の特定アドレスにヘッ
ダレコードを書き込む操作があったことを検出して割込
み信号を発生する回路を設けたことを特徴とする。
ＰＵが受信側ＣＰＵ内の２ボートメモリに情報データを
書き込み、続いてその情報のヘッダレコードを上記２ボ
ートメモリの予め決められたアドレスエリアに書き込む
こととし、受信側ＯＰＨには上記の特定アドレスにヘッ
ダレコードを書き込む操作があったことを検出して割込
み信号を発生する回路を設けたことを特徴とする。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第２図はこの発明による情報交換装置を示している。こ
こでは受信側のＯＰＵ、２内における２ボートメモリ６
がデータ授受に使用される。２ボートメモリｊには、伝
送すべき情報のうちのヘッダレコードを除く実質的な情
報データを格納するエリア６ａと、上記ヘッダレコード
を格納する特定アドレスのヘッダレコード格納エリア６
ｂが割当てられている。ヘッダレコードとは、情報デー
タの数や発信ＯＰＵのステーション番号などの情報を含
んだ伝送情報の見出し部分である。
こでは受信側のＯＰＵ、２内における２ボートメモリ６
がデータ授受に使用される。２ボートメモリｊには、伝
送すべき情報のうちのヘッダレコードを除く実質的な情
報データを格納するエリア６ａと、上記ヘッダレコード
を格納する特定アドレスのヘッダレコード格納エリア６
ｂが割当てられている。ヘッダレコードとは、情報デー
タの数や発信ＯＰＵのステーション番号などの情報を含
んだ伝送情報の見出し部分である。
発信側のＯＰＵ／は、情報発信に際して、まずヘンダレ
コードを除く情報データｊａを２ボートメモリ乙のエリ
アｊａＫ１ｊき込み、次にヘッダレコードｊｂを２ボー
トメモリ乙のエリア≦ｂに書き込む。
コードを除く情報データｊａを２ボートメモリ乙のエリ
アｊａＫ１ｊき込み、次にヘッダレコードｊｂを２ボー
トメモリ乙のエリア≦ｂに書き込む。
受信側のＯＰＵλには、２ボートメモリ６のへ７りＬ／
コ−）”格納エリア６ｂがシステムバス３側からアクセ
スされたことを検出するためのアドレスデコーダざの検
出信号を受けてＯＰＵ、２内のプロセッサに割込み信号
ＩＮＴを与える割込み発生回路９が設けられている。
コ−）”格納エリア６ｂがシステムバス３側からアクセ
スされたことを検出するためのアドレスデコーダざの検
出信号を受けてＯＰＵ、２内のプロセッサに割込み信号
ＩＮＴを与える割込み発生回路９が設けられている。
し友がって、ＯＰＵ／がエリアａｂにヘッダレコードｊ
ｌ）を臀き込む操作を行なうと５割込み信号工ＮＴが自
動的に発生し、これを受けてＯＰＵコは２ボートメモリ
６中の情報ｊａ 、ｊｂを取シ込む。
ｌ）を臀き込む操作を行なうと５割込み信号工ＮＴが自
動的に発生し、これを受けてＯＰＵコは２ボートメモリ
６中の情報ｊａ 、ｊｂを取シ込む。
この装置において、システムバス３１ｉＩＩＩから見た
メモリマツプを第８図に示している。同図のように、一
連のメモリ空間内に０ＰＵＪ内の２ボートメモリ４が存
在し、この部分が上述した情報データ格納エリア６ａと
ヘッダレコード格納エリア６ｂとに分かれている。シス
テムバス３上のＯＰＵ、２以外の他のＯＰＵがヘッダレ
コード格納エリアＡｌ）をアクセスすると、自動的にｏ
ｐＵＪＫ割込みがかかる。
メモリマツプを第８図に示している。同図のように、一
連のメモリ空間内に０ＰＵＪ内の２ボートメモリ４が存
在し、この部分が上述した情報データ格納エリア６ａと
ヘッダレコード格納エリア６ｂとに分かれている。シス
テムバス３上のＯＰＵ、２以外の他のＯＰＵがヘッダレ
コード格納エリアＡｌ）をアクセスすると、自動的にｏ
ｐＵＪＫ割込みがかかる。
以上詳細に説明したように、この発明の装置にあっては
、受信ｇｉｌｌ ＯＰ Ｕはデータ受けとシのためにシ
ステムバスを使用しないとともに、前述した７ラグス中
ヤニングのように常時データの監視処理を行なう必要は
なく１割込みを受けて始めてデータの取９込み処理を行
なう。また発信側ＯＰＵは、伝送すべき情報をヘッダレ
コードとその他の情報データとを区別して２ボートメモ
リに書き込むだけで、その他の付加的な処理をまったく
行なわずに、自動的に受信側ＯＰＨに割込みがかけられ
る。すなわち発信側および受信側ともに極めて効率よく
データ授受の処理が行なえ、したがってシステム全体と
しての能力が向上する。
、受信ｇｉｌｌ ＯＰ Ｕはデータ受けとシのためにシ
ステムバスを使用しないとともに、前述した７ラグス中
ヤニングのように常時データの監視処理を行なう必要は
なく１割込みを受けて始めてデータの取９込み処理を行
なう。また発信側ＯＰＵは、伝送すべき情報をヘッダレ
コードとその他の情報データとを区別して２ボートメモ
リに書き込むだけで、その他の付加的な処理をまったく
行なわずに、自動的に受信側ＯＰＨに割込みがかけられ
る。すなわち発信側および受信側ともに極めて効率よく
データ授受の処理が行なえ、したがってシステム全体と
しての能力が向上する。
第１図（ム） ＣＢ） （０）は従来の代表的な８種の
情報交換方式の説明図、第２図はこの発明の一実施例に
よる情報交換装置の説明図、第８図は第２図の装置にお
けるシステムバス側から見たメモリマツプである。 ／・・・発信側０ア■、、２・・・受信側ＯＰＵ、ｊ・
・・システムバス、ｊａ・・・情報データ、ｊｂ・・・
ヘラダレ；ｌ−）”、≦・・・２ボートメモリ、≦ｂ・
・・ヘッダレコード格納エリア、ｌ・・・アドレスデコ
ーダ、？・・・割込み発生回路。 第２図 第３図
情報交換方式の説明図、第２図はこの発明の一実施例に
よる情報交換装置の説明図、第８図は第２図の装置にお
けるシステムバス側から見たメモリマツプである。 ／・・・発信側０ア■、、２・・・受信側ＯＰＵ、ｊ・
・・システムバス、ｊａ・・・情報データ、ｊｂ・・・
ヘラダレ；ｌ−）”、≦・・・２ボートメモリ、≦ｂ・
・・ヘッダレコード格納エリア、ｌ・・・アドレスデコ
ーダ、？・・・割込み発生回路。 第２図 第３図
Claims (1)
- （１）ｏｐｔｙ間で２ボートメモリを用いて情報交換す
るものにおいて、受信側ＯＰＨに、発信側ＯＰＵからの
情報データを格納する情報データ格納エリアと、予めア
ドレスを特定しているヘッダレコード格納エリアと、こ
のヘッダレコード格納エリアを受信側ＯＰＵがアクセス
するのを検出して検出信号を出力するアドレスデコーダ
と、上記検出信号によ）受信側ＯＰＵに割込信号を与え
る割込発生回路とを設けたことを特徴とするＯＰＵ間の
情報交換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181365A JPS6073766A (ja) | 1983-09-29 | 1983-09-29 | Ｃｐｕ間の情報交換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181365A JPS6073766A (ja) | 1983-09-29 | 1983-09-29 | Ｃｐｕ間の情報交換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6073766A true JPS6073766A (ja) | 1985-04-25 |
| JPH0463424B2 JPH0463424B2 (ja) | 1992-10-09 |
Family
ID=16099447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181365A Granted JPS6073766A (ja) | 1983-09-29 | 1983-09-29 | Ｃｐｕ間の情報交換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128464A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | プロセツサ回路 |
| JPH01199260A (ja) * | 1986-10-29 | 1989-08-10 | United Technol Corp <Utc> | 複数プロセッサ装置 |
| JP2008521114A (ja) * | 2004-11-24 | 2008-06-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ローカルメモリデータのコヒーレントなキャッシュ処理 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387138A (en) * | 1977-01-12 | 1978-08-01 | Toshiba Corp | Multiplex data processor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
-
1983
- 1983-09-29 JP JP58181365A patent/JPS6073766A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387138A (en) * | 1977-01-12 | 1978-08-01 | Toshiba Corp | Multiplex data processor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199260A (ja) * | 1986-10-29 | 1989-08-10 | United Technol Corp <Utc> | 複数プロセッサ装置 |
| JPS63128464A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | プロセツサ回路 |
| JP2008521114A (ja) * | 2004-11-24 | 2008-06-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ローカルメモリデータのコヒーレントなキャッシュ処理 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0463424B2 (ja) | 1992-10-09 |
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