JPH01199400A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体メモリ素子をメモリセルとし
て用いた半導体記憶装置に関し、特に紫外線によるデー
タ消去を行なわずに書込みを１回に制限して使用する構
成の半導体記憶装置に関する。

（従来の技術） 半導体記憶装置、特に浮遊ゲート構造を有する二重ゲー
ト型の不揮発性メモリ素子をメモリセルとして用いる半
導体記憶装置（ＥＦＲＯＭ）は、データの再書込みが可
能であるために、マイクロコンピュータシステムを始め
とする種々のシステムに利用されている。２重ゲート型
の不揮発性メモリ素子は良く知られているように、浮遊
ゲートと、制御ゲートの２つのゲート構造を有する。そ
して浮遊ゲートに電子が注入されている状態であればそ
のしきい値電圧が高くされているので、制御ゲートに高
レベル電圧例えば５ｖを印加してもメモリ素子は導通し
ない。他方、浮遊ゲートに電子が注入されず元の中性状
態のままであれば、しきい値電圧は低い値のままである
ので、制御ゲートに高レベルの電圧を印加すればメモリ
素子は導通する。このように制御ゲートに高レベル電圧
を印加した時のメモリ素子の導通、非導通状態をデータ
の“１ｓ１　“０″に対応させることによってデータの
記憶がなされる。また、浮遊ゲートに対する電子の注入
は、制御ゲートおよびドレインに通常の電源電圧５ｖよ
りも充分に高い電圧、例えば１２．５Ｖを印加すること
により行われる。

このような高電圧を印加することによって、ドレイン近
傍のチャネル領域でインパクトアイオナイゼーション（
Ｉ　ｍｐａｃｔ　Ｉ　ｏｎｌｚａＮｏｎ　）を発生し、
これによって生じる電子・正孔対のうちの電子が浮遊ゲ
ートに注入される。−旦浮遊ゲートに注入された電子は
消去動作が行われない限り浮遊ゲートに残されているの
で、記憶データは不揮発的に保持されていることになる
。

第１５図は前記のような不揮発性メモリ素子をメモリセ
ルとして用いた従来の半導体記憶装置の回路図である。

この図において、ＷＬｌ〜ＷＬｍは図示しない行デコー
ダからの出力が与えられる行線であり、Ｃ０Ｌ１＝ＣＯ
Ｌｎは図示しない列デコーダからの出力が与えられる列
選択線である。

この列選択線Ｃ０ＬＩ−ＣＯＬｎによりｎ個の各列線選
択用のＭＯＳトランジスタ０１〜Ｃｎが駆動される。こ
のＭＯＳトランジスタ０１〜Ｃｎはそれぞれ対応する列
線ＢＬＩ〜ＢＬｎに一端が接続され、それらの他端は回
路点Ａに共通接続されている。

行線ＷＬＩ−ＷＬｎと列線ＢＬ１＝ＢＬｎとの交差位置
には、２重ゲート型のＭＯＳ）ランジスタから成るメモ
リセルＭ１１＝Ｍｍｎが設けられている。これらのメモ
リセルＭｌｌ〜Ｍａｎの各制御ゲートは、対応する行線
に接続され、各ドレインは対応する列線に接続され、さ
らに各ソースは接地電位ｖＳの印加点に接続されている
。

回路点ＡはセンスアンプＳ／Ａに接続されると共に、デ
ータ書込み用のＭＯＳトランジスタＰの一端に接続され
ている。このＭＯＳトランジスタＰの他端は外部プログ
ラム端子ｖＰに接続され、またそのゲートにはデータ設
定用信号ＤＩＮが供給されている。この信号ＤＩＮは、
プログラムするデータの内容に応じて低電位または高電
位に変化されるものである。

上記メモリセル例えばＭｌｌにデータ″０”を書込むた
めには、信号ＤＩＮ及び列選択線Ｃ０ＬＩを高電位にす
ることで列線ＢＬＩを高電位に設定すると共に、行線Ｗ
ＬＩを選択しこれを高電位にする。これによって、メモ
リセルＭｌｌのドレイン近傍のチャネル領域ではインパ
クトアイオナイゼーションが発生され、その浮遊ゲート
に電子が注入される。この状態が“０”書込み状態であ
る。

またメモリセルＭｌｌにデータ“１＃を書込み時には、
信号ＤＩＮを低電位にすることでＭＯＳ）ランジスタＰ
を非導通にして列線ＢＬＩが高電位に設定されないうに
することで元の中性状態を保つＯ この半導体記憶装置においては、メモリセルの浮遊ゲー
トに注入された電子は紫外線を照射することにより放出
することができるため、データの再書込みが可能である
。

第１６図には、このような半導体記憶装置の周辺回路を
含む全体の構成が概略的に示されている。

すなわち、外部システムからメモリチップの動作状態を
制御し待機状態にするか否かを決定するためのチップイ
ネーブル信号ＣＥ、および出力バッファ回路を制御し出
力バッファ部を高抵抗状態にするための出力イネーブル
信号ＯＥを受けるコントロール回路ｌによってでＴ系お
よび百１−系のコントロール信号が発生され、これによ
ってカラムアドレスバッファ２．ローアドレスバッファ
３゜カラムデコーダ４．ローデコーダ５．および出力バ
ッファＢが駆動制御される。メモリセルアレイ７は第１
５図に示したように行および列のマトリクス状に配置さ
れた不揮発性メモリセル群から構成され、またカラムゲ
ート８は前述の列選択用ＭＯＳトランジスタＣＩ−Ｃｎ
より構成されるものである。

このような構成の半導体記憶装置すなわちＥＦＲＯＭは
、紫外線によるデータ消去、および電気的なデータの再
書込みが可能であるが、実際には１回だけのデータ書込
みで使用している場合が多い。このような市場背景から
高価な紫外線透過用窓付きセラミックパッケージの使用
を避け、プラスチックパッケージに封止した低価格の半
導体記憶装置が商品化されている。これは、ＥＦＲＯＭ
でありながら１回だけしかデータの書込みを行なうこと
ができないためワンタイムＦＲＯＭ（Ｏｎｅ　　Ｔ１ｉ
ｓｅＰＲＯＭ；０ＴＰ）と呼ばれている。

このようなワンタイムＦＲＯＭにあっては、プラスチッ
クパッケージに一旦封止してしまうと紫外線によるデー
タ消去が行なえないので、各メモリセルにデータ“１°
を記憶した状態すなわち浮遊ゲートに電子が注入されて
ない状態で製品を出荷する必要がある。

このため、出荷時にはデータ“０”の書込み試験を行な
うことができないので、読出し速度等の電気的特性試験
を行なうことができなかった。

（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、従来の不
揮発性半導体記憶装置では低コストを実現するためにプ
ラスチックパッケージに封１卜するとデータの読出し速
度を測定できなくなる点を改善し、プラスチックパッケ
ージに封止した後にも少ないピン数でデータの読出し速
度を正確に測定できるようにし、信頼性が高くしかも廉
価な半導体記憶装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明による半導体記憶装置にあっては、不揮発性半
導体記憶装置の動作状態を制御するための第１の制御信
号入力端子に入力される信号の論理レベルにより待機状
態にするか否かを制御するパワーダウン信号を出力する
第１の回路と、前記第１の制御信号入力端子に接続され
、前記論理レベルよりも高い論理レベルによりテスト信
号を出力する第２の回路と、出力バッファ回路の動作状
態を制御する第２の制御信号入力端子に入力される信号
と前記パワーダウン信号とにより制御され出力イネーブ
ル信号を出力し出力バッファ回路を制御するための第３
の回路と、前記第１の制御信号入力端子に前記論理レベ
ルよりも高い論理レベルが入力され前記テスト信号が成
立した時は前記第２の制御信号入力端子に印加される信
号により前記パワーダウン信号を制御する回路手段とを
具備したことを特徴とする。

（作用） 前記構成の半導体記憶装置にあっては、テストモードの
設定を特別な外部ピンを設けることなく実行できると共
に、テストモード時においてもパワーダウン信号の制御
を行なうことができる。

したがって、プラスチックパッケージに封止した後にも
少ないピン数でデータの読出し速度を正確に測定できる
ようになり、信頼性が高くしかも廉価な半導体記憶装置
が得られる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図にこの発明の一実施例に係る半導体記憶装置の全
体の構成を概略的に示す。この半導体記憶装置にあって
は、浮遊ゲートに電子が注入されておらずデータ“１“
が記憶された状態の不揮発性メモリセルより構成される
メモリセルアレイ７の他に、データ“０″が記憶された
状態と等価な状態に設定されたダミーセルより構成され
るダミーセルアレイｌＯを設け、このダミーセルアレイ
ｌＯをテストモード時に第２のローデコーダ１１によっ
て選択することでデータの読出し速度の測定が行なえる
ようになっている。

第２のローデコーダ１１は、テストモード時においてロ
ーアドレスバッファ８に供給されるアドレス信号Ａｉφ
１＋Ａｉ◆２．・・・ＡＪが例えば全て“１”レベルに
なった際にダミー行線ＤＷＬを駆動してダミーセルアレ
イｌＯを選択し、また通常動作モード時においてアドレ
ス信号Ａ　ｉｓ　０．　Ａ　ｉｓ　２　。

・・・ＡＪが全て“１“レベルになった際には行線ＷＬ
１１を駆動してメモリセルアレイ７の対応するメモリセ
ルを選択する。

テストモード時と通常動作モード時におけるローデコー
ダ１１のこのような行線選択動作の切替は、外部からの
チップイネーブル信号ＣＥを受けるτＴ系のコントロー
ル回路１２によって制御される。

ローアドレスバッファ３の出力状態は、入力されるアド
レス信号Ａ１◆１．Ａｉ◆２．・・・Ａ、の内容だけで
なく、ＣＥ系のコントロール回路１２と、外部からの出
力イネーブル信号ＯＥを受けるＣＥ系のコントロール回
路１３とによっても制御され、テストモード時でしかも
出力イネーブル信号ＯＥが“０”レベルの場合には人力
アドレスの内容に係わらずアドレス信号Ａ　１条１　＊
　Ａ　ｌ”　２　＋　・・・ＡＪが全て“１”レベルに
なった時と等価の出力状態となる。

ＣＥ系のコントロール回路１２は付加回路１２ａ　。

１２ｂおよびＣＥ回路１２ｃにより構成されており、ま
たＣＥ系のコントロール回路１３は付加回路１３ａおよ
びＯＥ回路１３ｂにより構成されている。

テストモード設定は、ＣＥ倍信号通常の読出し時の論理
“１“レベルよりも高い電位にする事により付加回路１
２ａの出力信号ＣＥＨ，ＣＥＨをそれぞれ“０ルベル、
′１”レベルに切替ることで行われる。この付加回路１
２ａの出力信号ＣＥＨは、ＣＥ回路１２ｃ、ＯＥ回路１
３ｂおよびローデコーダ１１に供給され、また出力信号
ＣＥＨは付加回路１１ａ、およびローデコーダ１１に供
給される。

付加回路１２ｂの出力信号ＣＥ２は前述したローアドレ
スバッファ３の出力状態の制御に使用される。すなわち
、出カイネーブル信号σ下が“１“レベルの時には付加
回路１２ｂの出力信号ＣＥ２は付加回路１３ａによって
“０°レベルに設定され、この場合にはローアドレスバ
ッファ３の出力状態は入力アドレスに対応したものとな
る。一方、出力イネーブル入力信号δ１°が′０”レベ
ルの時には出力信号ＣＥ２は“１”レベルとなり、ロー
アドレスバッファ３の出力状態は入力アドレスの内容に
係わらずアドレス信号Ａｉφ１　＊　Ａ　ｌ◆２゜・・
・Ａ、が仝て′１”レベルになった時と等価になる。こ
の時、付加回路１２ａの出力信号ＣＥＨ。

ＣＥＨがそれぞれ″０＃レベル、′１”レベルのテスト
モード時であるので、ローデコーダ２はダミー行線ＤＷ
Ｌを選択する。

つまり、この半導体記憶装置にあっては、テストモード
が設定されると出力イネーブル信号ＯＥの切替わり毎に
メモリセルアレイ７とダミーセルアレイ１０が交互に選
択されるので、データ″１″の読出しとデータ“０”の
読出しを交互に行ないその際の列線の電位変化を観測す
ることでデータの読出し速度の測定が可能となる。

以下第２図乃至第６図を参照して第１図に示されている
各ブロックの具体的な構成について説明する。

まず第２図にはＣＥ系のコントロール回路１２の具体的
な回路構成が示されている。ＣＥ回路Ｌ２ｃはチップイ
ネーブル信号ＣＥを所定期間遅延させて出力する構成の
もので、ＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタから成るＣＭＯＳインバータとＮＡＮ
Ｄ型回路とから構成されている。付加回路１２ａは通常
の構成の高電圧検知回路より成り、その出力信号ＣＥＨ
。

ＣＥＨは、ＣＥが“０”または“１°の通常の論理レベ
ルの場合にはそれぞれ“１″レベル、′０”レベルとな
り、ＣＥが高電圧例えば１２．５Ｖの時に“０ルベル、
“１”レベルにそれぞれ設定される。τ下回路１２ｃ内
の回路１２ＧはＮＡＮＤ型回路を構成しており、この回
路にはＣＥと同相の信号および付加回路１２ａの出力信
号ＣＥＨが入力される。ＣＥ回路１２ｃの出力信号ＣＥ
Ｉはいわゆるパワーダウン信号であり、チップイネーブ
ル信号ＣＥが通常の論理“０＃または″１＃レベルの際
にはそれと同相の信号となる。また、ＣＥが高電圧例え
ば１２．５Ｖの時には付加回路１２ａの出力信号ＣＥＨ
が“０ルベルになるので、回路１２Ｇの出力が“１”レ
ベルに固定され、ＣＥｌは“０ルベルに固定される。

付加回路１２ｂはＮＡＮＤ型回路から構成され、回路１
２０の出力および後述するＯＥ系コントロー小回路１３
内の付加回路１３ａの出力信号６が入力されている。こ
の付加回路１２ｂの出力信号ＣＥ２はテストモード時に
入力信号Ｏの反転信号が出力され、後述するローアドレ
スバッファ３に入力されている。

第３図はＯＥ系のコントロール回路１３の具体的な回路
構成である。ＯＥ口絡路１３ｂ内回路１３０はＮＡＮＤ
型回路から構成され、前記付加回路１２ａの出力信号Ｃ
ＥＨが入力されている。すなわち、二のＯＥ回路１１ｂ
の出力信号ＯＥＩ、ＯＥＩは、テストモード時において
それぞれ“０ルベル。

′１°レベルに固定され、出力イネーブル入力信号ＯＥ
に係わらず読出し状態となる。付加回路１３ａはインバ
ータ回路およびＮＡＮＤ型回路から構成されており、Ｎ
ＡＮＤ型回路の一方の入力には前記付加回路１２ａの出
力信号ＣＥＨが入力されている。

通常動作モードにおいては付加回路１２ａの出力信号Ｃ
ＥＨは“０″レベルのままであり、付加回路１３ａの出
力信号百は出力イネーブル信号τＴにテストモード時に
は信号ＣＥＨが′１′″レベルとなるので、出力イネー
ブル信号６１°と同相の出力信号０が出力される。この
付加回路１３ａの出力信号百はＣＥ系のコントロール回
路１２の付加回路１２ｂに供給されるので、この付加回
路１２ｂの出力信号ＣＥ２は出力イネーブル信号ＯＥの
反転となる。

第４図はローアドレスバッファ３の具体的な構成の一例
を示すものである。このローアドレスバッファ３の入力
初段のインバータに入力されている信号ＣＥ２は前記付
加回路１２ｂの出力信号であり、通常動作時においてこ
の信号ＣＥ２はチップイネーブル信号ＣＥと同相となる
。したがって、テストモード時において出力イネーブル
信号ＯＥが′１”レベルの場合には、信号ＣＥ２が′０
”レベルとなるので、人力アドレス信号ＡＤＤに応じた
出力信号ＡＩ、ＡＩが出力される。また、テストモード
時で出力イネーブル１１号ＯＥが０゜レベルの場合には
、ＣＨ２が１”レベルとなるので、入力アドレス信号Ａ
ＤＤの人力レベルに依存せずに出力信号Ａｌ、ＡＩには
ｌ”レベルが入力された状態が出力される。このローア
ドレスバッファ３の出力は、第１図に示したように第１
および第２のローデコーダ５．１１にそれぞれ送られる
。

第５図はローデコーダ１１の具体的な回路の一例である
。このローデコーダｌ！は、ローアドレスバッファ３に
入力されるアドレス信号が全て“１゜レベルの場合を選
択する構成である。図中の信号Ｗ／Ｒ，ＶＨＩＮはプロ
グラム用信号であり、通常の読出しモード時には信号Ｗ
／Ｒは″１′″レベルとなり、Ｖｌ（ＩＮは“０ルベル
となる。回路１１１　、１１２には、それぞれ前記付加
回路１２ａの出力信号ＣＥＨ，ＣＥＨが入力されている
。通常動作時においては、出力信号ＣＥＩ（、ＣＥＨは
それぞれ“０”レベル、′１＃レベルになっているので
、回路１１１は動作状態、回路１１２は非動作状態とな
る。したがって、通常動作時にローアドレスバッファ３
の入力アドレス信号が全て“１ルベルになると、このロ
ーデコーダ１１はメモリセルアレイ７の行線Ｗ　Ｌ　ｍ
を選択する。

テストモード時には付加回路１２ａの出力信号ＣＥＨ，
ＣＥＨがそれぞれ′１”レベル、′″０“レベルとなる
ので、回路１１１は非動作状態、回路１１２は動作状態
となる。したがって、出力イネーブル信号ＯＥが′０ル
ベルの時には、ローアドレスバッファ３の入力アドレス
の内容に係わらずダミーセルアレイ１０のダミー行線Ｄ
ＷＬが選択される。また、このローデコーダでは負荷ト
ランジスタＴＩ、Ｔ２にもそれぞれ信号ＣＥＨ，ＣＥＨ
を供給し、これによって使用しない側の回路の消費電流
の低減を計っている。

第６図はデータ“１°が書込まれた状態の不揮発性メモ
リセルＭｌｌ−Ｍ■ｎより成るメモリセルアレイ７と、
データ″０“が書込まれたのと等価な状態に設定される
ダミーセルＤＭＩ〜Ｄ　Ｍ　ｎより成るダミーセルアレ
イｌＯを示すもので、ここではダミーセルとなる２ｆｆ
ｉゲート型トランジスタのドレインを列１１ＢＬｌ−Ｂ
Ｌｎから分離することにより（図中のＸ印のように接続
されてない）、各ダミーセルを非導通と同じ状態にし、
これによってデータ“Ｏｍの読出しを可能にしている。

尚、ダミーセルとなる２重ゲート型トランジスタのソー
スを電源電圧ｖＳから分離することにより、データ“０
”の読出しを可能にしてもよい。

“０”読出しは列線の電位変化に影響を与えなければよ
いので、第６図のようなダミーセルを設け′ｄくても原
理的には読出し速度の８１３定を行なうこ゛とができる
が、一般に半導体記憶装置ではダミー列線に接続された
ダミーセルを利用して基準電位を生成し、この基準電位
と本体側のメモリセルが接続される列線の電位とを比較
することで読出しデータの内容を決定する方式が取−ら
れているので、第６図に示すようにダミー行線ＤＷＬに
ダミーセルのゲートを接続しておくことは非常に重要で
ある。これは、このようにするとダミー行線ＤＷＬに付
加さる容量値が行線ＷＬＩ〜ＷＬ■の容量値と同じにな
るので、行線の電位の立上り速度とダミー行線の電位の
立上り速度を等しくすることができるためである。

尚、この実施例ではテストモード時において出力イネー
ブル信号ＯＥが“１＃レベルの時にメモリセルアレイ７
が選択され、出力イネーブル信号ＯＥが０”レベルの時
にダミーセルアレイｌＯが選択されると説明したが、Ｏ
Ｅが“１”レベルの時でもローアドレスバッファ３の入
力アドレスを仝てａ　１　ｓ　レベルにする事によりダ
ミーセルアレイｌＯを選択することができる。

すなわち、まずテストモード時においてローアドレスバ
ッファ３の入力アドレスを全て′１”レベルに設定して
ダミー行線ＤＷＬを選択し、次に、選択したい任意のア
ドレスにローアドレスバッファ３の入力アドレスを変化
させる。このように、入力アドレスを全て“１”、そし
て選択するメモリセルに対応したアドレスにその入力ア
ドレスを変化させることを繰返し行なえば、任意のメモ
リセルの電気的特性つまりデータ読出し速度を測定する
ことが可能となる。しかも、このような方式を用いれば
、入力アドレスを実際に変化させているので、アドレス
の切替わりから列線の電位が“１”または“０”に確定
するまでの時間を正確に測定することができる。

また、第６図のようにダミーセルを列線から分離する代
わりに、その浮遊ゲートに電子を注入しておいても同様
の効果が得られる。

第７図にこの発明の第２の実施例に係る半導体記憶装置
の全体の構成を示す。この半導体記憶装置は、データ“
０゛が記憶された状態と等価なダミーセルアレイＩＯを
設け、このダミーセルアレイｌＯが接続されるダミー行
線ＤＷＬをテストモード時に選択することでアドレスの
切替わりからのアクセス時間を測定できる点は第１の実
施例と同様であるが、ここではさらに第１図のコントロ
ール回路１２．１３を図示のコートロール回路１４．１
５のように構成することによって、チップイネーブル信
号で下の切替わりからのアクセス時間も測定できるよう
になっている。

テストモードの設定はＣＥ系のコントロール回路１４の
入力信号であるチップイネ−′プル信号ＣＥを高電圧に
し、付加回路１４ａの出力信号ＣＥＨ。

ＣＥＨをそれぞれ“０”レベル、′１”レベルに設定す
ることにより行われる。テストモード時には、ローデコ
ーダ１１はローアドレスバッファ３に入力されるアドレ
スが全て“１＃の場合にダミー行線ＤＷＬを選択する。

このテストモード時において出力イネーブル信号ＯＥが
“０ルベルの場合には、ＯＥ系のコントロール回路１５
内の付加回路１５ａの出力信号０は′０ルベルとなり、
ＣＥ［ｉ］路１４ｄのパワーダウン信号であるＣＥＩは
″０ルベルに固定されて読出し状態になる。

ここで、ローアドレスバッファ３に入力されるアドレス
Ａｉφｉ、Ａｉ◆２．・・・ＡＪを全て１”レベルに設
定すると、ダミー行線ＤＷＬを選択することができアド
レスの切替わりからのアクセス時間の測定を行なうこと
ができる。

次に出力イネーブル信号ＯＥを１”レベルにすると、付
加回路１５ａの出力信号間は“１°レベルとなり、パワ
ーダウン信号であるＣＥＩは′１゜レベルになりパワー
ダウン状態になり待機状態となる。この時、付加回路１
４ｂには付加回路１４ａの出力信号ＣＥ−Ｈが入力され
、付加回路１４ｂの出力信号ＣＥ２は“０”レベルに固
定される。この出力信号ＣＥ２は、δＴ回路１５ｂに入
力され付加回路１５ａはアクティブ状態が保持される。

このように、出力イネーブル信号ＯＥが“０ルベルの時
は、τＴ回路１４ｄの出力信号ＣＥＩがａＯ”レベルと
なって読出し状態になり、ローアドレスバッファ３の入
力アドレスを全て１”にすることによりダミーセルアレ
イ！０のダミー行線ＤＷＬが選択され、その他のアドレ
ス入力ではメモリセルアレイ７の行線ＷＬＩ　、・・・
ＷＬａ−１が選択される。また出力イネーブル信号ＯＥ
が“１”レベルの時には、ＣＥｌが“１°レベルとなっ
てパワーダウン状態になるため、出力イネーブル信号Ｏ
Ｅを“１”レベルから“０”レベルに変化させることで
ＣＥが供給されてからのアクセス時間と等価なアクセス
時間を測定することができる。

以下、第７図に示した各ブロックの具体的構成の一例を
説明する。

第８図にＣＥ系のコントロール回路１４の回路構成例を
示す。付加回路１４ａは通常の構成より成る高電圧検出
回路であり、第２図の付加回路１２ａと同様のものであ
る。この付加回路１４ａの出力信号ＣＥＨは付加回路１
４ｂに入力されており、チップイネーブル信号ＣＥが高
電圧例えば１２．５９に設定された時に信号ＣＥＨは′
０“レベルとなるので、付加回路１４ｂの出力信号ＣＥ
２は“０２レベルに固定される。ＣＥ回路１４ｄ内のＮ
ＡＮＤ型回路１４０のゲートには、後述する付加回路１
５ａの出力信号０が入力され、この信号Ｏが“１”レベ
ル時に信号ＣＥＩは“１ルベルとなり、０が“０ルベル
の時にＣＥｌは“０”レベルとなる。

第９図はσＴ系のコントロール回路１５の具体的回路構
成を示すものである。

ＯＥ回路１５ｂ内の回路１５１はＮＡＮＤ型回路から構
成され、出力イネーブル信号ＯＥおよび付加回路１４ｂ
の出力信号ＣＥ２が入力されている。

テストモード時においては、信号ＣＥ２は′０”レベル
に固定され、出力イネーブル信号ＯＥの“１°、“０°
レベルに応じた信号を次段インバータに出力する。付加
回路１５ａの出力段はＮＡＮＤ型回路を構成し、この回
路には出力信号ＣＥＨが入力されている。通常動作にお
いては、この信号ＣＥＨは“０”レベルであり、付加回
路１５ａの出力信号６は“１″レベルに固定されるが、
テストモード時には信号ＣＥＨは“１“レベルとなり、
出力イネーブル信号ＯＥの入力状態に応じてその非反転
信号を出力する。また、ＯＥ回路１５ｂ内の回路１５２
には信号ＣＥＩが入力され、この信号ＣＥＩの“１ｓ、
１１０１１　レベルに応じてかＴ回路１５ｂの出力信号
ＯＥＩ　、ＯＥＩが出力されることになる。

ローアドレスバッファ３は第４図に示した第１の実施例
におけるローアドレスバッファと同様な構成でよいが、
制御信号としてはＣＥ２の代わりにＣＥＩが使用される
。また、ローデコーダ１１は第５図の構成のものをその
まま使用することができる。

このように構成される半導体記憶装置にあっては、テス
トモード時において出カイネーブル信号σ下を“０゛レ
ベルにする事により読出し状態（アクティブ状態）にし
、またＯＥを“１ｍレベルにすることによりＣ１回路＋
４ｄを制御してパワーダウン状態にする事から、アドレ
スからのアクセス時間、τＴ回路からのアクセス時間を
０１定することが可能となる。

通常の半導体記憶装置においては、チップを動作状態に
したり待機状態にしたりするための信号入力端子ＣＥ、
および出力バッファ部すなわち出力端子を高抵抗状態に
するための信号入力端子τ丁の２つのコントロール信号
入力端子が設けられており、本願発明はこれらの入力端
子を有効に利用している。

尚、この例では信号ＣＥを通常や“１ｍレベルよりも高
い電圧にしてテストモードを設定したが、百１″を通常
の“１”レベルよりも高い電圧にした時にテストモード
として、ＣＥを変化させることでアクセス時間を測定し
てもよい。このようにすれば、まさに信号で１からの読
出し時間の測定となる。

次に第１０図乃至第１２図を参照してテストモードをラ
ッチし、通常動作におけるアクセス時間を測定できるよ
うにした第３の実施例を説明する。

ｍ１０図はラッチされたテスト信号Ｔ、Ｔを出力するた
めの回路を説明するためのブロック図である。ラッチ回
路２１からの出力信号であるテスト信号Ｔ、〒は、通常
動作時においてはそれぞれ“１ルベル　ＩＩ　Ｑ　１１
　レベルとなっている。この時、高電圧検出回路２０の
出力信号ＣＥＨは′０″レベルであり、ラッチ回路２１
を駆動しないようになっている。次にテストモード時は
、チップイネーブル信号τ１を高電圧にして高電圧検出
回路２０の出力信号ＣＥＨを“１ルベルにし、これによ
ってラッチ回路２１を駆動させる。ここで、ラッチ回路
人力ｇ；アドレスの入力信号ＡＩを共通に用い、この入
力信号ＡＩを“１ルベルにする事によってラッチ回路の
出力信号Ｔ、〒を反転させてテストモードにする。次に
信号ＣＥを高電圧から電源電圧ＶＣまたはｖＳまで下げ
ると、出力信号ＣＥＨは″Ｏｍレベルとなり、ラッチ回
路２１が切れてテストモードのままラッチされる。この
ようにテストモードをラッチしておくと、前記実施例の
ように所定のピンを高電圧に設定したままテストを行な
う必要がなくなるので、全てのピンを自由に通常の読出
しモードと同様に使用でき、完全に近い状態でアクセス
時間の測定が可能となる。

テストモードを解除するには、信号ＣＥを再び高電圧に
して入力信号ＡＩを０”レベルにすればよい。第１１図
にはこの回路の動作のタイミングチャートが示されてい
る。

このようなテストモードのラッチ回路を設けた場合には
、ローデコーダ回路１１は第１２図のように構成される
。つまり、このローデコーダは、ラッチされたテストモ
ード信号Ｔ、〒によって行線ＷＬ−か、あるいはダミー
行線ＤＷＬを選択することになる。

第１３図はこの発明の第４の実施例を示すもので、ここ
ではそれぞれにダミーセルが接続される複数のダミー行
線ＤＷＬｓ−に−ＤＷＬｓを設けると共に、第１４図に
示すようにそのダミーセルとなる２重ゲート型トランジ
スタのドレインを対応する列線に接続しておき、ダミー
セルアレイｌＯに任意のパターン（例えばチエッカ−パ
ターン）をプログラムできるようにしたものである。こ
のように、本体セルすなわちメモリセルアレイ７とは別
にプログラム可能なダミーセルアレイｌＯを設けること
によって、このダミーセルアレイｌＯのセルから′０”
、“１”のデータを自由に読出すことが可能となる。

第１３図において、ローデコーダｌｌａは通常動作時に
入力される所定のアドレスに基づいて行線ＷＬ■−に−
ＷＬ−を選択するものであり、またローデコーダｆｌｂ
は行線ＷＬｍ−に〜ＷＬ量と同じアドレスで指定される
ダミー行線ＤＷＬｍ−に〜ＤＷＬ−をテストモード時に
選択するものである。

このようにすれば、メモリセルアレイ７に特にプログラ
ムしなくてもダミーセルアレイ１Ｇからデータを読出す
ことで、読出し速度を測定することができる。しかもダ
ミーセルアレイｌＯには任意のデータをＤＷＬｓ−に−
ＤＷＬｓの範囲で自由にプログラムできるので、アドレ
スの切替わりからの読出し速度と、信号ＣＥの切替わり
からの読出し速度とを正規セルの読出し状態とほぼ同じ
状態で測定することができる。

［発明の効果］ 以上のようにこあ発明によれば、特別な外部ピンを設け
ることなくテストモードの設定が可能になるので、プラ
スチックパッケージに封止してワンタイムＦＲＯＭとし
て使用する場合においても、その製品の出荷時にメモリ
の電気的特性を少ないビン数で測定することができ、信
頼性が高くしかも廉価な半導体記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係る不揮発性半導体
記憶装置の全体の構成を説明するブロック図、第２図乃
至第６図はそれぞれ第１図の半導体記憶装置を構成する
各回路の具体的構成の一例を示す回路図、第７図乃至第
９図はこの発明の第２の実施例を説明するための図、第
１０図乃至第１２図はこの発明の第３の実施例を説明す
るための図、第１３図および第１４図はこの発明の第４
の実施例を説明するための因、第１５図および第１６図
は従来の不揮発性半導体記憶装置を説明するための図で
ある。 ２・・・カラムアドレスバッファ、３・・・ローアドレ
スバッファ、４・・・カラムデコーダ、５・・・ローデ
コーダ、７・・・メモリセルアレイ、ｌＯ・・・ダミー
セルアレイ、ｌｌ・・・第２のローデコーダ、１２．１
３・・・コントロール回路。 出願人代理人　　弁理士　鈴江武彦 第１図 一−１ ■ コ ー」 ２ｂ 第２図 第４図 １ｊａ 第３図 第５図 第６図 第７図 １４ｂ 第９図 第１１図 第１２図 第１３図 第１４図 第１５図

Claims (1)

1. 【特許請求の範囲】 　不揮発性半導体記憶装置の動作状態を制御するための
   第１の制御信号入力端子に入力される信号の論理レベル
   により待機状態にするか否かを制御するパワーダウン信
   号を出力する第１の回路と前記第１の制御信号入力端子
   に接続され、前記論理レベルよりも高い論理レベルによ
   りテスト信号を出力する第２の回路と、 出力バッファ回路の動作状態を制御する第２の制御信号
   入力端子に入力される信号と前記パワーダウン信号とに
   より制御され出力イネーブル信号を出力し出力バッファ
   回路を制御するための第３の回路と、 前記第１の制御信号入力端子に前記論理レベルよりも高
   い論理レベルが入力され前記テスト信号が成立した時は
   前記第２の制御信号入力端子に印加される信号により前
   記パワーダウン信号を制御する回路手段とを具備したこ
   とを特徴とする半導体記憶装置。