JPH0467280B2 - - Google Patents

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JPH0467280B2
JPH0467280B2 JP61071143A JP7114386A JPH0467280B2 JP H0467280 B2 JPH0467280 B2 JP H0467280B2 JP 61071143 A JP61071143 A JP 61071143A JP 7114386 A JP7114386 A JP 7114386A JP H0467280 B2 JPH0467280 B2 JP H0467280B2
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JP
Japan
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transistor
potential
memory cell
test
gate
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JP61071143A
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Shigeru Atsumi
Sumio Tanaka
Shinji Saito
Nobuaki Ootsuka
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Priority to DE8787302549T priority patent/DE3778978D1/de
Priority to KR1019870002954A priority patent/KR900006144B1/ko
Publication of JPS62229599A publication Critical patent/JPS62229599A/ja
Priority to US07/358,482 priority patent/US4956816A/en
Publication of JPH0467280B2 publication Critical patent/JPH0467280B2/ja
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    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして不揮発性トランジ
スタを使用し、メモリセルのデータ保持特性を試
験する機能が備えられた不揮発性半導体記憶装置
に関する。
（従来の技術） 紫外線によりデータの消去が行なえ、データの
再書込みが可能な読み出し専用メモリはEPROM
として良く知られている。第３図はこのような
EPROMでメモリセルとして使用される不揮発性
トランジスタの概略的な構造を示す断面図であ
る。このトランジスタは例えばＮチヤネルの場合
であり、ｐ型の半導体基板４１の表面にはn+型
拡散領域からなるソース４２及びドレイン４３が
設けられている。そしてこのソース４２とドレイ
ン４３間のチヤネル領域４４上には絶縁膜４５を
介してフローテイングゲート（浮遊ゲート）４６
が設けられ、さらにこのフローテイングゲート４
６上には絶縁膜４７を介してコントロールゲート
（制御ゲート）４８が設けられている。
このような構造のメモリセルでデータの書込み
を行なう場合には、ドレイン４３及びコントロー
ルゲート４８に高電位を印加する。なお、ソース
４２はアース電位に固定しておく。高電位が印加
されると、チヤネル領域４４のドレイン近傍に高
電界が加えられてチヤネルホツトエレクトロンが
発生する。このエレクトロンはコントロールゲー
ト４８に印加された高電位により電界によりフロ
ーテイングゲート４６に注入され、これによりデ
ータの書込みが行われる。
エレクトロンが注入された結果、フローテイン
グゲート４６のポテンシヤルが低下し、書込みを
行なう前に比べてコントロールゲート４８により
高い電位を印加しないとチヤネル領域４４に導電
チヤネル形成されなくなる。すなわち、コントロ
ールゲート４８からみたメモリセルの閾値電圧
Vth（以下、Vthcellと称する）が上昇する。メモ
リセルのVthcellは、書込み後、電源電位Vccに
まで達することもある。この結果、データの読み
出し時に、選択されたメモリセルではデータの書
込み、非書込みに応じて流れる電流が多い。少な
い、あるいは電流が流れる。流れないというそれ
ぞれ異なつた状態が発生する。そしてこのセル電
流の差を検出することによりデータの“１”レベ
ル、“０”レベルを判定するようにしている。ま
た、Vthcellのシフト量はVccmaxに反映する。
すなわち、Vthcellが上がる程、Vccmaxも上が
る。このVccmaxとはある閾値電圧の下でメモリ
セルのデータが“０”レベルであると判定できる
最大の電源電圧である。
第４図は上記第３図のような構造を持つメモリ
セルを使用した記憶装置の構成を示す回路図であ
る。なお、ここでは説明を簡単にするためにメモ
リセルはＭ１ないしＭ４の４個のみが示されてい
る。図において、WL１及びWL２はワード線、
BL１及びBL２はビツト線、５１及び５２はビツ
ト線選択用トランジスタであり、５３はワード線
WL１及びWL２を選択する行デコーダ、５４は
ビツト線選択用トランジスタ５１及び５２を選択
駆動する列デコーダである。そしてビツト線選択
用トランジスタ５１及び５２の一端にはデータ書
込み用トランジスタ５５が接続されている。な
お、図示しないが、上記ビツト線選択用トランジ
スタ５１及び５２の一端には通常のデータ読み出
し時に使用される読み出し用負荷回路が接続され
ている。
このような記憶装置において、４個のメモリセ
ルＭ１ないしＭ４それぞれはそれ自体が選択され
ていなくとも、コントロールゲートまたはドレイ
ンに高電位が印加されることがある。すなわち、
いま一つのメモリセルＭ１が選択されている状態
のときにはワード線WL１とビツト線BL１とが
それぞれ高電位にされている。このとき、メモリ
セルＭ２，Ｍ３は非選択状態ではあるが、Ｍ３の
ドレイン及びＭ２のコントロールゲートにはそれ
ぞれ高電位が印加されている。
このような記憶装置ではドレインに高電位が印
加されているメモリセルＭ３が問題になる。この
メモリセルＭ３の状態は、一つのビツト線に接続
さてているメモリセルの個数がＮ個のとき（Ｎ−
１）回起り得る。EPROMの信頼性を評価する上
でしばしば問題となるのは、メモリセルのドレイ
ンに電位的ストレスが加えられるときのデータの
保持特性である。EPROMではメモリセルの製造
工程の途中に後酸化膜の形成工程がある。この後
酸化膜形成工程とは、前記第３図のようなメモリ
セルの製造工程において、フローテイングゲート
４６及びコントロールゲート４８からなるゲート
構造を形成した後にソース４２、ドレイン４３を
拡散により形成し、さらにこの後、特にこのゲー
ト構造の周囲に熱酸化法により良質な後酸化膜を
形成するものである。このような後酸化膜の形成
により、メモリセルの信頼性が大幅に向上する。
すなわち、データの書込みによりフローテイング
ゲートに蓄えられたエレクトロンは、この後酸化
膜によるポテンシヤルの障壁によつて囲まれてい
ることになる。そしてこの後酸化膜が良質である
程、その障壁が高く、多少の電界が加えられても
エレクトロンはフローテイングゲートから抜出す
ことはない。
ところが、製造プロセス上のなんらかの原因で
この後酸化膜の膜質が十分に良くできていないと
上記のような事柄は成り立たなくなる。このと
き、データの書込みが行われたメモリセルのコン
トロールデータをアース電位Vssにし、ドレイン
に高電位を印加する（このような状態は、書込み
時に選択されているメモリセルのドレインが接続
されたビツト線にそのドレインが接続されている
非選択のメモリセルで起こる）と、フローテイン
グゲートとドレインとの間に高電位が加わること
になる。このとき、膜質の悪い後酸化膜に電位的
なストレスが加えられることになり、最悪の場合
にはフローテイングゲートからエレクトロンが抜
出してしまう。この結果、一度、データの書込み
が行われ、コントロールゲートからみた閾値電圧
Vthcellが上がつていたメモリセルが、フローテ
イングゲートからエレクトロンが抜出すことによ
り、Vthcellが再び下がつてしまう恐れがある。
つまり、一度書込まれていたデータが消えてしま
うことがあり得る。
このため、メモリセルのドレイン側のデータ保
持特性を知るための信頼性試験が必要となる。こ
の試験は、従来、次のような順序で行われてい
る。
全てのメモリセルにデータを書込む。
Vccmaxを測定する。
一つのメモリセルにデータを書込み、同一ビ
ツト線に接続されている他のメモリセルについ
てはドレインにのみストレスが受け続けるよう
にする。
再びVccmaxを測定する。
で測定されたVccmaxとで測定された
Vccmaxとを比較する。
ここでにおいて、両Vccmaxが等しい場合に
はフローテイングゲートからエレクトロンが抜出
しておらず、前記後酸化膜は良好な状態で形成さ
れているといえる。
ところで、上記のような試験は選択されたビツ
ト線に接続されたメモリセルに対してのみ行なう
ことができる。従つて、全てのメモリセルにスト
レスを加えるためには、全てのビツト線について
上記のような試験を行なう必要がある。この回数
は列アドレスがｎビツトの場合に2n回となり、単
純にこのような試験を各ビツト線について行なお
うとすると試験に要する時間が極めて長くなつて
しまう。
そこで、従来では上記試験に要する時間の短縮
化を図るため、記憶装置内に内部テスト機能を備
えるようにしている。この内部テスト機能は上記
のようなデータ保持特性を知るための信頼性試験
の際に全てのビツト線選択用トランジスタを導通
させて全てのメモリセルのドレインに書込み用の
高電位が同時に印加されるように前記行デコーダ
及び列デコーダを制御するものである。そしてこ
のような機能は、信頼性試験と通常動作とを切替
えるための切替信号を発生する回路、全てのワー
ド線を非選択状態に設定する回路及び全てのビツ
ト線選択用トランジスタを導通させる回路などで
達成されている。
第５図はこの内部テスト機能の切替え信号を発
生する回路の一例を示す。図において６１は例え
ば一つのアドレス入力端子である。このアドレス
入力端子６１とアース電位Vssとの間には、２個
のＰチヤネルMOSトランジスタ６２，６３及び
１個のＮチヤネルMOSトランジスタ６４が直列
接続されている。そしてトランジスタ６２のゲー
トはこのトランジスタ６２と上記トランジスタ６
３の直列接続点に接続され、トランジスタ６３と
６４のゲートには電源電位Vccが供給されてい
る。またトランジスタ６３と６４の直列接続点に
はインバータ６５の入力端子が接続されており、
このインバータ６５の出力端子にはもう一つのイ
ンバータ６６の入力端子が接続されている。この
ような回路において、アドレス入力端子６１に通
常の“１”レベル（Vcc）や“０”レベル
（Vss）の電位が印加される場合、Ｐチヤネル
MOSトランジスタ６３は非導通となり、インバ
ータ６５の入力端子の電位は導通しているＮチヤ
ネルMOSトランジスタ６４により“０”レベル
に設定される。このため、インバータ６６から出
力される信号TESTは“０”レベルとなる。
他方、アドレス入力端子６１にVcc＋2Vthp以
上の電位（ただし、VthpはＰチヤネルMOSトラ
ンジスタの閾値電圧）が印加された場合、Ｐチヤ
ネルMOSトランジスタ６３が導通してインバー
タ６５の入力端子の電位がVss以上となり、イン
バータ６６から出力される信号TESTは“１”レ
ベルになる。
第６図は上記内部テスト機能を達成する列アド
レスバツフア回路の１ビツト分の構成を示す。通
常、この列アドレスバツフア回路は、入力された
列アドレス信号Aiからこの信号と同相及び逆相
のアドレス信号Ai＊，＊を形成して列デコー
ダに出力するものである。ところが、上記信号
TESTが“１”レベルにされる信頼性試験の場合
にはどのような列アドレス信号が入力されても列
デコーダのデコード出力が全て“１”レベルとな
るような制御を行なう必要がある。そこでこの列
アドレスバツフア回路では図示するように、入力
アドレス信号Aiを反転するインバータ７１の前
段にノアゲート７２を挿入し、このノアゲート７
２に上記切替え信号TESTを入力すると共に、入
力アドレス信号Aiを２回反転する縦列接続され
た２個のインバータ７３及び７４の間にノアゲー
ト７５を挿入し、このノアゲート７５にも上記切
替え信号TESTを入力するようにしている。この
ような列アドレスバツフア回路において、上記信
号TESTが“０”レベルにされている通常動作の
ときにはノアゲート７２及び７５が単なるインバ
ータとして動作するため、入力列アドレス信号
Aiと同相及び逆相のアドレス信号Ai＊，＊が
形成される。他方、上記信号TESTが“１”レベ
ルにされる信頼性試験の場合には、７２及び７５
の出力が入力列アドレス信号Aiとは無関係に
“０”レベルにされるため、出力列アドレス信号
Ai＊，＊は共に“１”レベルにされる。
第７図は上記内部テスト機能を達成する行デコ
ーダの一つのワード線を駆動する部分デコーダの
構成を示す。通常、この部分デコーダは入力され
た複数ビツトの行アドレス信号のみに基づき対応
するワード線を選択駆動するものである。ところ
が、上記信号TESTが“１”レベルにされる信頼
性試験の場合にはどのような行アドレス信号が入
力されても対応するワード線を駆動しない、すな
わちワード線に“０”レベルの信号を出力するよ
うに制御を行なう必要がある。そこでこの部分デ
コーダでは、図示しない行アドレスバツフアから
出力される複数ビツトの行アドレス信号が入力さ
れるナンドゲート８１の一つの入力端子にインバ
ータ８２を介して上記切替え信号TESTを入力
し、このナンドゲート８１の出力信号を反転する
インバータ８３の出力で対応するワード線を駆動
するようにしている。このような部分デコーダに
おいて、上記信号TESTが“１”レベルにされて
いる信頼性試験の場合には、インバータ８２の出
力信号が“０”レベルにされ、これによりナンド
ゲート８１の出力信号が行アドレス信号によらな
いで“１”レベルにされ、さらにインバータ８３
の出力信号が“０”レベルにされる。このため、
ワード線は入力された行アドレス信号にかかわら
ず非選択状態にされる。
このような内部テスト機能を使用することによ
り、前記第４図回路内の全ての列選択用トランジ
スタ５１，５２が導通する。このとき、書込み用
トランジスタ５５のゲートには書込み用の高電位
Vppが印加され、このトランジスタ５５は導通し
ているため、全てのビツト線BL１，BL２はほぼ
この高電位Vppに近い電位に設定される。他方、
全てのワード線WL１，WL２は非選択状態、す
なわちそれぞれの電位はVssにされている。これ
により全てのメモリセルＭのドレインには電位的
ストレスが同時に加えられることなる。
このような内部テスト機能を使用することによ
り、メモリセルのドレインにストレスを加える時
間が従来の1/2nで済み、大幅なテスト時間の短縮
が達成される。
ところで、EPROMではデータの書込み時に、
選択されたメモリセルのコントロールゲート及び
ドレインに高電位を印加し、セル電流を流しなが
ら書込みを行なうようにしている。このデータ書
込みを行なう場合の等価回路を第８図に示す。デ
ータ書込みを行なう場合、書込み用トランジスタ
５５のゲート及びビツト線選択用トランジスタ５
１（または５２）のゲートには書込み用の高電位
Vppが印加される。また書込み用トランジスタの
ドレイン及びメモリセルＭのコントロールゲート
にも書込み用の高電位Vppが印加される。このと
きのトランジスタ５５及び５１（または５２）の
負荷特性と選択状態にあるメモリセルＭの電流特
性を第９図に示す。図において曲線Ａは負荷特性
であり、曲線Ｂは電流特性である。データ書込み
時におけるビツト線BLの電位は、曲線Ａと曲線
Ｂとが交差する点の電位VAとなる。すなわち、
通常のデータ書込み時ではビツト線BLの電位が
VAとなる。
ところが、前記したような内部テスト機能を使
用した場合には状況が異なる。信頼性試験の場
合、全てのワード線WLは“０”レベル（Vss）
にされる。このため、メモリセルＭのコントロー
ルゲートには書込み用の高電位Vppが印加され
ず、アース電位Vssにされる。このため、第９図
の等価回路内のメモリセルＭにはセル電流が流れ
ず、ビツト線BLにはVppからＮチヤネルMOSト
ランジスタの閾値電圧Vth分だけ低い電位VB
（VB＝Vpp−Vth）が加わることになる。第９図
から明らかなように、Vb＞VAである。すなわ
ち、信頼性試験の際に内部テスト機能を使用する
と、通常のデータ書込み時よりも高い電位がメモ
リセルのドレインに加わることになり、より大き
なストレスがドレインに加わる。このため、本来
ならばデータ抜けを起こさないメモリセルがデー
タ抜けを起こしたり、最悪の場合には素子の破壊
も起し得る。このように通常の動作時とは異なる
ストレスを加えるような方法では、メモリセルの
特性を正確に測定することはできない。
（発明が解決しようとする問題点） このように従来では、メモリセルのドレイン側
のデータ保持特性を知るための信頼性試験に要す
る時間を短縮する目的で記憶装置内に設けられて
いる内部テスト機能では、メモリセルの特性を正
確に測定することはできないという問題がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、メモリセルのデータ
保持特性を正確にしかも短時間で測定することが
できる不揮発性半導体記憶装置を提案することに
ある。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体記憶装置は、複数の
ビツト線及びワード線と、それぞれ浮遊ゲートを
備えた不揮発性トランジスタからなり、ドレイン
が上記複数のビツト線のうち対応するものに接続
され、ゲートが上記複数のワード線のうち対応す
るものに接続され、ソースが基準電位に共通に接
続された複数個のメモリセルと、それぞれの一端
が上記複数の各ビツト線に接続され、他端が第１
のノードに共通に接続された複数個の第１の選択
用トランジスタと、書込み電位と上記第１のノー
ドとの間に挿入され、上記メモリセルにデータの
書込みを行う際に導通するように制御される書き
込み用トランジスタと、一端が上記第１のノード
に接続された第２の選択用トランジスタと、上記
メモリセルと等価な構成の不揮発性トランジスタ
で構成され、ドレインが上記第２の選択用トラン
ジスタの他端に接続され、ソースが基準電位に接
続されたダミーセルと、上記メモリセルのデータ
保持特性を測定するためのテスト時に、上記複数
個の第１の選択用トランジスタの全てを導通状態
に設定する第１の制御手段と、上記テスト時に上
記複数のワード線の全てを非選択状態に設定する
第２の制御手段と、上記テスト時に上記第２の選
択用トランジスタのゲート及び上記ダミーセルの
ゲートに上記書込み電位を供給してそれぞれ導通
させる電位供給手段とから構成されている。
（作用） この発明の不揮発性半導体記憶装置では、テス
ト時に第１の選択用トランジスタを選択状態に設
定しかつメモリセルを非選択状態に設定してメモ
リセルの一端と浮遊ゲートとの間に所定の電位差
を印加する際に、第２の選択用トランジスタとダ
ミーセルそれぞれのゲートに書込み電位を印加
し、通常のデータ書込みの際にメモリセルに流れ
る電流に対応したセル電流をダミーセルに流すこ
とにより第１のノードの電位を通常のメモリセル
のデータ書込み時と同じ電位に設定している。
（実施例） 以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明に係る不揮発性半導体
記憶装置の構成を示す回路図である。図におい
て、１１はデータ書込み用トランジスタである。
このトランジスタ１１のドレインはデータ書込み
用の高電位Vppに接続され、ソースはノード１２
に接続されている。このデータ書込み用トランジ
スタ１１のゲートには図示しないデータ書込み回
路からの出力信号が供給されるようになつてお
り、データの書込みを行なう場合にこの信号は高
電位Vppにされる。
上記ノード１２には複数のビツト線選択用トラ
ンジスタ１３の各ドレインが共通に接続されてい
る。これらビツト線選択用トランジスタ１３それ
ぞれのソースにはビツト線１４が接続されてい
る。また各ゲートには列デコーダ１５からのデコ
ード出力信号が供給されるようになつている。
上記各ビツト線１４にはそれぞれ、不揮発性ト
ランジスタからなる複数のメモリセル１６のドレ
インが接続されている。これらメモリセル１６の
コントロールゲートはワード線１７に接続されて
おり、ソースはアース電位Vssに共通に接続され
ている。また上記各ワード線１７には行デコーダ
１８からのデコード信号が供給されるようになつ
ている。
さらに上記ノード１２にはMOSトランジスタ
１９のドレインが接続されている。このトランジ
スタ１９のソースには上記メモリセル１６と同様
の構造及び素子面積を持つ不揮発性トランジスタ
からなるダミーセル２０のドレインが接続されて
いる。このダミーセル２０のソースはアース電位
Vssに接続されている。上記トランジスタ１９の
ゲート及びダミーセル２０のコントロールゲート
は接続され、この接続点には電圧変換回路２１の
出力信号が供給されるようになつている。
さらにこの実施例の記憶装置では、前記第５図
ないし第７図の回路などからなる内部テスト機能
が備えられている。そして前記第５図の回路で発
生される切替え信号TESTが上記電圧変換回路２
１に供給されている。この電圧変換回路２１は
Vcc系の信号TESTをVpp系にレベルシフトして
上記トランジスタ１９及び２０に供給する。
このような構成において、メモリセル１６のデ
ータ保持特性を知るための信頼性試験を行なう場
合には、内部テスト機能により従来と同様、列デ
コーダ１５の出力により全てのビツト線選択用ト
ランジスタ１３が導通させられる。
他方、この信頼性試験の際には前記第５図の回
路により切替え信号TESTが“１”レベル
（Vcc）にされる。この信号TESTの“１”レベ
ルは電圧変換回路２１によりVppレベルに変換さ
れる。従つて、トランジスタ１９のゲート及びダ
ミーセル２０のコントロールゲートには共に書込
み用の高電位と等しい電位Vppが印加される。こ
こで、ダミーセル２０はメモリセル１６と同様の
構造及び素子面積を持つ不揮発性トランジスタで
構成されているので、メモリセル１６で通常のデ
ータ書込みを行なう際に流れるものと同等のセル
電流がダミーセル２０に流れる。このような電流
が流れることにより、ノード１２にはメモリセル
１６で通常のデータ書込みを行なう際にこのノー
ド１２に発生する電位と等しい電位が発生する。
このとき、全てのビツト線選択用トランジスタ１
３が導通しているので、各メモリセル１６のドレ
インには前記第９図中の電位VAと等しい電位が
印加される。この結果、信頼性試験の際に内部テ
スト機能を使用しても、通常のデータ書込み時と
同じ電位メモリセル１６のドレインに加えること
ができる。従つて、各ドレインに加わるストレス
も通常のデータ書込み時と同じであり、通常の動
作時と同じ条件でメモリセル１６の特性を測定す
ることができる。このため、従来のようにオーバ
ーストレスによつて良品を不良品と誤つて判定し
たり、素子を破壊したりすることがなくなり、測
定を極めて正確に行なうことができる。また、全
てのメモリセルのドレインに同時にストレスを加
えるようにしているので、特性測定に要する時間
は改善された従来の場合と同等に短いものとする
ことができる。
第２図は上記電圧変換回路２１の具体的構成の
一例を示す回路図である。この回路はインバータ
３１、ＮチヤネルMOSトランジスタ３２及び３
３、ＰチヤネルMOSトランジスタ３４及び３５
で構成され、出力端子３６からレベル変換された
信号TESTを出力する良く知られた電圧変換回路
であり、電源マージンが広い、低消費電流などの
特長を持つが、これ以外の構成のものでも使用す
ることができる。この動作を簡単に説明すると、
切替え信号TESTが“１”レベルにされ、インバ
ータ３１の出力信号が“０”レベルになると、ト
ランジスタ３４及び３２を介して高電位Vppから
電流が流れ出す。この電流によりトランジスタ３
５のゲート電位が上昇し、こればVpp−Vthp（た
だし、VthpはＰチヤネルMOSトランジスタの閾
値電圧）に到達するまでトランジスタ３５が導通
する。トランジスタ３５が導通しているとき、高
電位Vppにより出力端子３６が充電される。そし
て出力端子３６の電位がVpp−Vthpに到達する
と、トランジスタ３４が非導通にされる。このと
きはトランジスタ３５も非導通にされており、
Vppからの電流流出経路がなくなる。他方、切替
え信号TESTが“０”レベルの場合、インバータ
３１の出力信号が“１”レベルとなり、トランジ
スタ３３が導通して出力端子３６はVssに放電さ
れる。
［発明の効果］ 以上、説明したようにこの発明によれば、メモ
リセルのデータ保持特性を正確にしかも短時間で
測定することができる不揮発性半導体記憶装置を
提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の構成を示す回路
図、第２図は上記実施例の一部回路の具体的構成
を示す回路図、第３図は不揮発性トランジスタの
素子構造を示す断面図、第４図は従来装置の回路
図、第５図ないし第７図はそれぞれ従来装置及び
この実施例装置に設けられる回路の回路図、第８
図は従来装置の等価回路図、第９図は特性図であ
る。 １１……書込み用トランジスタ、１２……ノー
ド（第１のノード）、１３……ビツト線選択用ト
ランジスタ（第１の選択用トランジスタ）、１４
……ビツト線、１５……列デコーダ、１６……メ
モリセル、１７……ワード線、１８……行デコー
ダ、１９……トランジスタ（第２の選択用トラン
ジスタ）、２０……ダミーセル、２１……電圧変
換回路。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のビツト線及びワード線と、 それぞれ浮遊ゲートを備えた不揮発性トランジ
    スタからなり、ドレインが上記複数のビツト線の
    うち対応するものに接続され、ゲートが上記複数
    のワード線のうち対応するものに接続され、ソー
    スが基準電位に共通に接続された複数個のメモリ
    セルと、 それぞれの一端が上記複数の各ビツト線に接続
    され、他端が第１のノードに共通に接続された複
    数個の第１の選択用トランジスタと、 書込み電位と上記第１のノードとの間に挿入さ
    れ、上記メモリセルにデータの書込みを行う際に
    導通するように制御される書き込み用トランジス
    タと、 一端が上記第１のノードに接続された第２の選
    択用トランジスタと、 上記メモリセルと等価な構成の不揮発性トラン
    ジスタで構成され、ドレインが上記第２の選択用
    トランジスタの他端に接続され、ソースが基準電
    位に接続されたダミーセルと、 上記メモリセルのデータ保持特性を測定するた
    めのテスト時に、上記複数個の第１の選択用トラ
    ンジスタの全てを導通状態に設定する第１の制御
    手段と、 上記テスト時に上記複数のワード線の全てを非
    選択状態に設定する第２の制御手段と、 上記テスト時に上記第２の選択用トランジスタ
    のゲート及び上記ダミーセルのゲートに上記書込
    み電位を供給してそれぞれ導通させる電位供給手
    段と を具備したことを特徴とする不揮発性半導体記憶
    装置。
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