JPH01200439A - 未受付要求優先回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、優先順位決定制御に係わり、特にダイナミッ
クな優先順位を決定制御する未受付要求優先回路に関す
る。

〔従来の技術〕

コンピュータの高速化に伴い、必要な時点でその必要な
機能を発揮させる、いわゆる割込処理はコンピュータの
効率的な運用に不可欠である。このような割り込みが多
数で同時に生じたときは、優先１頃位（プライオリティ
）の高いものから順次に割込処理が行われる。この場合
には優先順位決定回路が用いられ、割り込みの優先順位
を決定している。

第３図はごのような優先順位決定回路の従来例を示した
ものであり、第４図はその動作を説明するものである。

ここでは話しを簡単にするため、入力信号１１は４ビツ
トにしである。この入力信号１１は、４ビツトを２ビツ
トに変換する（４→２）プライオリティエンコーダ１２
に、４ビツトの入力信号１１の中の複数の要求ビットの
中から最高位を選択し、出力するもので、一般の４→２
エンコーダの動作と同じものである。この従来例では、
優先順位は固定されている。２ビツトに符号化されたこ
のプライオリティエンコーダ１２の出力信号１３は、こ
の２ビツトを４ビツトにデコードするデコーダ１４に入
力される。このデコーダ１４は、一般の２ビツトから４
ビツトに変換する（２→４）デコーダと同じものである
。このデコーダ１３から、デコードされた２ビツトの出
力信号１４が与えられる。

この従来の１憂先順位決定回路の動作を第４図にしたが
って説明する。この図は受付要求を決定する表で、入力
信号１１、すなわち受け付けた要求の種類にしたがって
ケース■〜■の６通りに分けである。高→低は、プライ
オリティエンコーダ１２の入力端子の優先順位２１が左
から右に低く、固定されていることを示している。入力
信号１１は、例えばケース■の場合は１０００の４ビッ
ト配列をなし、したがって１番１憂先順位の高い一番目
のビットが選択される位置２２（表の矢印）になる。他
のケース■〜■の場合も同様である。

このようにして、プライオリティエンコーダ１２で選択
された出力信号１３は、例えばケース■では３になる。

他のケース■〜■の場合も同様に出力信号１３が得られ
る。次にこれらの出力信号１３はデコーダ１４で４ビツ
ト２進符号にデコードされ、例えば、ケース■では出力
信号１５として１０００が得られる。他のケース■〜■
の場合も同様で、結局、選択された位置１６は図の矢印
で示した位置になる。

以上説明したように、従来の優先順位が固定された優先
順位決定回路では、複数の要求のうち、最高位の要求が
選択出力されることになる。

このように、この種の従来の優先順位決定回路は、シス
テムにより優先順位が一意的に決まっている場合が多い
。このような固定された優先順位を変更したいときは、
システム立ち上げ時に変更設定するか、または、コマン
ドによったり、スイッチを切り換えたり、ＲＯＭなどを
利用する方法もある。さらに、ダイナミックに変更した
いときは、高位から低位への順序を定期的に一時逆転さ
せる方法もある。

〔発明が解決しようとする課題〕

しかしながら、これらの従来の方式では、優先順位が固
定されているものがほとんどで、複数の要求があったと
き、高位の要求が通る頻度は高いが、低位の要求が通る
頻度は低く、効率が悪いという問題がある。また、コマ
ンドやスイッチを利用して優先順位を切り換えてもシス
テム運用中はやはり順位は固定されるという問題がある
。さらに、低位から高位に順序を逆転させる場合も、逆
転から逆転の間は高位優先になるという問題がある。

そこで本発明の目的は、未受付要求を優先的に受け付け
ることができ、また収受付要求も平均的に受け付けるこ
とができる未受付要求優先回路を提供することにある。

〔課題を解決するための手段〕

本発明の未受付要求優先回路は、ｎ個のユニット全部の
要求を一通り受け付けるまでの１サイクル内で、前回ま
でにどのユニットの要求を受け付けたかの情報を保持す
るｎビット幅の第１のレジスタと、このｎビット幅の第
１のレジスタの内容と入力されたｎビットの要求信号と
の論理積をとり、今回の要求の中で、ｌサイクル内の前
回までに、要求を受け付けたことのあるユニットからの
要求をマスクする第１の論理積回路と、前回受け付けた
要求よりも低位の要求だけを受け付けるためのマスク情
報を保持するｎビット幅の第２のレジスタと、このｎビ
ット幅の第２のレジスタの内容と上記入力されたｎビッ
トの要求信号との論理積をとり、前回受け付けた要求よ
りも低位の要求だけを取り出す第２の論理積回路と、こ
の第２の論理積回路の結果が前回受け付けた要求よりも
低位の要求が無いことを示した場合は上記入力された要
求信号を選択し、そうでない場合はこの第２の論理積回
路の出力を選択する第１のセレクタと、上記第１の論理
積回路の出力が、上記入力された要求信号の中に、１サ
イクル内で前回までに受け付けてないユニットからの要
求が無いことを示した場合は上記第１のセレクタの出力
を選択し、そうでない場合は、上記第１の論理積回路の
出力を選択する第２の選択回路と、この第２の選択回路
のｎビットの出力の中の複数の要求ビットの中から最高
位のものを選択し、出力するプライオリティエンコーダ
と、このプライオリティエンコーダの出力を受け、ｎビ
ットにデコードするデコーダと、このデコーダからのｎ
ビットの出力と上記第１のレジスタの内容との論理積を
とり、前回受け付けた要求よりも低位の要求だけをとり
出し、今回受け付けた要求が１サイクル内の前回までに
受け付けたことのあるユニットからの要求の場合、上記
第１のレジスタを更新または抑止するように動作する第
３のＡＮＤ回路と、この第３のＡＮＤ回路のｎビットの
出力と上記第１のレジスタの内容との排他的論理和をと
り、上記第１のレジスタを更新するように動作する排他
的論理和回路と、この排他的論理和回路のｎビットの出
力を入力し、この入力が“０″′のときはｌサイクルが
終了したとして全ビット“１”を出力して次のｎビット
要求信号に対するマスクがないようにし、この入力が“
０”でないときは、そのまま出力して上記第１のレジス
タにこれをセットする第１の比較回路と、上記デコーダ
からのｎビット出力から１を減算して上記第２のレジス
タの更新に供する減算回路と、この減算回路からの出力
を入力し、この入力が“０″のときはｌサイクルが終了
したとして全ビット“１”を出力して次のｎビット要求
信号に対するマスクがないようにし、この入力が“′０
”でないときはそのまま出力して上記第２のレジスタに
これをセットする第２の比較回路とを具備するものであ
る。

したがって、本発明による未受付要求優先回路を用いる
と、すでに要求を受け付けたことのあるユニットからの
要求をマスクし、前回受け付けた要求よりも低位の要求
だけ受け付け、取り出すことにより、１サイクル内で前
回までに受け付けなかったユニットからの要求を優先的
に受け付けることができる。また、すでに要求を受け付
けたことのあるユニットからの要求に対しても平均的に
これを受け付けることができる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本実施例の未受付要求優先回路を示すブロック
図、第２図はその動作を示す受付要求決定表を示す図で
ある。本実施例においても、従来例と同様に、入力は４
ビツトとしている。

第１図において、入力信号３１は、今回の要求の中で、
■サイクル内の前回までに、要求を受け付けたことのあ
るユニットからの要求をマスクする第１の論理積回路３
２（以下第１のＡＮＤ回路という。）と前回受け付けた
要求よりも低位の要求だけを取り出す第２の論理積回路
３３（以下第２のＡＮＤ回路という。）とに入力される
。第１のＡＮＤ回路３２には更に、４個のユニット全部
の要求を一通り受け付けるまでの１サイクル内で、前回
までにどのユニットの要求を受け付けたかの情報を保持
する４ビツト幅の第１のレジスタ３４の内容３５が入力
される。同様に、第２のＡＮＤ回路３３には更に、前回
受け付けた要求よりも低位の要求だけを受け付けるため
のマスク情報を保持する４ビツト幅の第２のレジスタ３
６の内容３７が入力される。この第２のＡＮＤ回路３３
の出力信号３９、すなわち、入力信号３１と、第２のレ
ジスタ３６の内容３７の論理積をとった結果は第１のセ
レクタ４０に送出され、さらに、第１のセレクタ４０に
は入力信号３１が与えられる。この第１のセレクタ４０
は、第２のＡＮＤ回路３３の出力信号３９が、前回受け
付けた要求よりも低位の要求が無いことを示した場合は
入力信号３１、ずなわち要求信号を選択する。そして、
そうでない場合は、この第２のＡＮＤ回路３３の出力信
号３９を選択する。

この第１のセレクタ４０により選択された選択信号４２
は第２のセレクタ４３に送出される。また、この第２の
セレクタ４３には、第１のＡＮＤ回″Ｉ＆３２の出力信
号４４、すなわち前回受け付けた要求よりも低位の要求
が与えられる。この第２のセレクタ４３は、第１のＡＮ
Ｄ回路３２の出力信号４４が、入力信号３１の要求の中
に、１サイクル内で前回までに受け付けてないユニット
からの要求が無いことを示した場合は第１のセレクタ４
０の出力である選択信号４２を選択し、そうでない場合
は、第１のＡＮＤ回路３２の出力信号４４を選択する。

この第２のセレクタ４３の出力である選択信号４６は、
一般の４ビー／　）から２ビツトへの（以下４→２と略
す。）エンコーダと同様に動作するプライオリティエン
コーダ４８に入力される。このプライオリティエンコー
ダ４８は、第２のセレクタ４３の４ビツトの出力中の複
数の要求ビットの中から最高位のものを選択し、符号化
信号４９を出力する。この符号信号４９は、デコーダ５
０に入力され、再び４ビツトに変換されてデコード信号
５２になる。このデコード信号５２は、出力信号６９と
して取り出すことができるが、更に第３のＡＮＤ回路５
３および減算回路５４に送出される。

第３のＡＮＤ回路５３は、このデコード信号５２と第１
のレジスタ３４からの第１のレジスタの内容３５とを入
力してそれらの論理積をとり、前回受け付けた要求より
も低位の要求だけを取り出し、今回受け付けた要求が１
サイクル内の前回までに受け付けたことのあるユニット
からの要求の場合、第１のレジスタ３４の更新を抑制す
るように動作する。すなわち、第３のＡＮＤ回路５３は
、排他的論理和回路５５（以下ＸＯＲ回路）と呼ぶ。

）に４ビツトの出力信号５６を送出する。そして、この
ＸＯＲ回路５５は、第３のＡＮＤ回路５３の出力信号５
６と第１のレジスタ３４からの第１のレジスタの内容３
５との排他的論理和をとる。

このＸＯＲ回路５５からの出力信号５７は第１の比較回
路５８に送出される。これを受けた第１の比較回路５８
は、第１のレジスタ３４に対し、この出力信号５７が”
　ｏ　”のときは、■サイクルが終了したとして全ピッ
）　”　１”を出力して次の４ビット要求信号に対する
マスクがないようにし、この出力信号５７が“０”でな
いときは、そのまま出力して第１のレジスタ３４をセッ
トする抑止・更新信号６０を送出する。一方−、デコー
ド信号５２を受けた減算回路５４は、このデコード信号
５２から１を減算してこの減算信号６２を第２の比較回
路６３に送出する。第２の比較回路６３は、第２のレジ
スタ３６に対して抑止・更新信号６５を送出する。これ
により、第２のレジスタは、第２の比較回路６３での減
算信号６２が“０”のときは、抑止・更新信号６５とし
て全ビット“１”を受けて次の４ビット要求信号に対し
てマスクがないようにされ、減算信号６２が“０”でな
いときは抑止・更新信号６５としてこれをそのまま入力
され、セットされる。

次に、第２図に従って本実施例の未受付要求優先回路に
ついてその動作を説明する。

図において、４ビツトの入力信号３１は、比較のため、
第４図の従来例と同じものを用いることにする。それぞ
れの入力信号３１の要求位置６７は図の矢印の位置にあ
るとする。ケース■では、ｍｌのレジスタ３４と第２の
レジスタ３６の内容３５と３７は、初回の要求として“
１１１１　”、すなわちマスクはないものとする。第１
のＡＮＤ回路３２は、この第１のレジスタの内容３５“
１１１１　”と入力信号３１“１０００”の論理積をと
り、出力信号４４として“１０００”を第２のセレクタ
４３に送出する。第１のＡＮＤ回路３２は、すでに説明
したように、今回の入力信号３１の要求の中で、Ｉサイ
クル内の前回までに、要求を受け付けたことのあるユニ
ットからの要求をマスクするように動作するが、初回な
ので全ビットともマスクされなかったことになる。更に
、第２のＡＮＤ回路３３は、第２のレジスタの内容３７
“１１１１”と入力信号３１“１０００　”の論理積を
とり、出力信号３９として“１０００″を第１のセレク
タ４０に送出する。この第２のＡＮＤ回路３３も、すで
に説明したように、前回受け付けた要求より低位の要求
だけを受け付けるように動作するが、初回の要求なので
、全ビットとも許可したことになる。

第１のセレクタ４０は、第２のＡＮＤ回路３３の出力信
号３９が“０”、すなわち、入力信号３１の要求の中に
前回受け付けた要求より低位の要求が無いときは入力信
号３１を選択し、そうでない場合は第２のＡＮＤ回路３
３の出力信号３９を選択するように構成されている。従
って、現在の場合は、前回受け付けた要求より低位の要
求があった訳なので、第２のＡＮＤ回路３３の出力信号
３９、すなわち“１０００”を選択して、選択信号４２
“１０００”を第２のセレクタ４３に送出する。

第２のセレクタ４３は、第２のＡＮＤ回路３３の出力信
号３９が“０”、すなわち、入力信号３１の要求の中に
、１サイクル内で前回までに受け付けてないユニットか
らの要求がないときは、第１のセレクタ４０の選択信号
４２を選択し、そうでないときは第１のＡＮＤ回路３２
の出力信号４４を選択するように構成されている。従っ
て、現在の場合は、第１のＡＮＤ回路３２の出力信号４
４“１０００”を選択し、選択信号４６として“１００
０”をプライオリティエンコーダ４３に送出する。

このプライオリティエンコーダ４８は、従来例で説明し
たものと同じであり、その入力端子の優先順位７１は、
左が高位、右が低位になっており、入力された第２のセ
レクタ４３からの選択信号４Ｇ“１０００”の最高位か
ら１番目の要求を選択し、符号化信号４９として“３”
（この値は符号化された２進値をｌＯ進値で表したもの
）をデコーダ５０に送出する。デコーダ５０はこれをデ
コードして、デコード信号５２として“１０００″′を
第３のＡＮＤ回路５３および減算回路５４に送出する。

このデコード信号５２は外部に出力信号６９としても取
り出すことができる。この場合の選択された位置７２は
図の矢印で示された位置になる。第３のＡＮＤ回路５３
は、このデコード信号５２と、第１のレジスタ３４の出
力である第１のレジスタの内容３５との論理積をとり、
その出力信号５６として“１０００”をＸＯＲ回路５５
に送出する。

第３のＡＮＤ回路５３は、すでに説明したように、今回
受け付けた入力信号３１の中の要求が１サイクル内の前
回までに受け付けたことのあるユニットからの要求の場
合は、“ｏｏｏｏ’を出力し、第１のレジスタ３４の更
新を抑止するように動作する。現在の場合は、前回まで
に受け付けたことのないユニットからの要求だったため
、“１０００ｎを出力したことになる。

ＸＯＲ回路５５は、第３のＡＮＤ回路５３の出力信号５
６“１０００”と第１のレジスタ３４の出力である第１
のレジスタの内容３５“１１１１”との排他的論理和を
とり、その出力信号５７として“０１１１”を第１の比
較回路５８に送出する。このＸＯＲ回路５５は、すでに
説明したように、第１のレジスタ３４を更新するように
動作する。第１の比較回路５８は、ＸＯＲ回路５５の出
力信号５７を入力すると、これが“００００”であるか
否かをチエツクし、“００００”ならば、１サイクルが
終了したので、“１１１１”を抑止・更新信号６０とし
て出力し、そうでないときは、入力である出力信号５７
をそのまま出力するように動作する。現在の場合は、後
者に相当し、“０１１１　”を抑止・更新信号６０とし
て出力する。

そして、これは第１のレジスタ３４に書き込まれ、この
第１のレジスタ３４は更新される。

一方、減算回路５４に送出されたデコーダ信号５２“１
０００　”は、ここで１を減算され、減算信号６２とし
て“０１１１”を第２の比較回路６３に送出する。この
減算回路５４は、すでに説明したように、第２のレジス
タ３６を更新するように動作するものである。第２の比
較回路６３は、減算回路５４の出力である減算信号６２
を入力すると、これが“００００”か否かをチエツクし
、“００００”のときは、今回受け付けた要求が最低位
の要求なので、その出力である抑止・更新信号６５とし
て、“’１１１１”を第２のレジスタ３６に出力し、そ
うでないときは、そのまま出力するように動作する。現
在の場合は、後者に相当するので、“０１１１″を抑止
・更新信号６５として出力し、これは第２のレジスタ３
６に書き込まれ、この第２のレジスタ３６は更新される
。

ケース■の場合も同様に動作する。すなわち、第１のレ
ジスタ３４はケース■で更新されているので、この第１
のレジスタの内容３５は“０１１１′°であり、これと
、入力信号３１である“００１０”の論理積が第１のＡ
ＮＤ回路３２でとられる。この第１のＡＮＤ回路３２で
は、最高位から３番目の要求がマスクされないので、デ
コーダ５０のデコード信号５２は“００１０”となり、
最高位から３番目の要求が受け付けられることになる。

そして、第１のレジスタ３４は、その内容が“０１０１
”に、また第２のレジスタ３６の内容は“０００１”に
それぞれ更新される。

ケース■では、第１のレジスタ３４の出力である第１の
レジスタの内容３５は“０１０１″であり、第１のＡＮ
Ｄ回路３２により、最高位から１番目の要求がマスクさ
れ、その出力信号４４は”ｏｏｏｏ”となるので、第２
のセレクタ４３により第１のセレクタ４０の出力である
選択信号４２“１０００”が選択される。このとき、第
２のレジスタ３６の出力である第２のレジスタの内容３
７は“０００１″であり、第２のＡＮＤ回路３３により
、最高位から１番目の要求がマスクされるので、第１の
セレクタ４０により入力信号３１“１０００”が選択さ
れ、第１のセレクタ４０の出力である選択信号４２とし
て“１０００”が出力されている。したがって、第２の
セレクタ４３の出力である選択信号４６は“１０００″
となる。

そして、デコード５０の出力であるデコード信号５２と
して“１０００　”が出力され、最高位から１番目の要
求が受け付けられることになる。この場合、第１のレジ
スタ３４は更新されないが、第２のレジスタ３６は“０
１１１”に更新される。

さらに、ケース■の場合も、第１のレジスタ３４の出力
である第１のレジスタの内容３５は“０１０１　”であ
り、第１のＡＮＤ回路３２により最高位から１番目およ
び３番目の要求がマスクされ、第１のＡＮＤ回路３２の
出力信号４４は“００００″となる。したがって、第２
のセレクタ４３により、第１のセレクタ４０の出力であ
る選択信号４２が選択されるが、このときは、第２のレ
ジスタ３６の出力である第２のレジスタの内容３７は“
０１１１”である。かくして、第２のＡＮＤ回路３３に
より、前回受け付けた、試行位から１番目の要求はマス
クされるが、３番目の要求はマスクされない。このため
、第２のＡＮＤ回路３３の出力として“００１０”が出
力され、第１のセレクタ４０により第２のＡＮＤ回路３
３の出力である出力信号３９が選択される。その結果、
第１のセレクタ４０の出力である選択信号４２として“
００１０”が出力されている。これにより、第　２のセ
レクタ４３の出力である選択信号４６は”　ＯＯ１０″
となり、デコーダ５０の出力であるデコード信号５２と
して“００１０”が出力される。かくして、最高位から
３番目の要求が受け付けられることになる。このとき、
第１のレジスタ３４は更新されないが、第２のレジスタ
３６は“０００１　”に更新される。

ケース■の場合も、第１のレジスタ３４の出力である第
１のレジスタの内容３５は”　０１０１　”であるが、
第１のＡＮＤ回路３２により、最高位から１番目および
３番目の要求はマスクされるが、２番目の要求はマスク
されない。したがって、デコーダ５０の出力であるデコ
ード信号５２として“０１００”が出力され、最高位か
ら２番目の要求が受け付けられることになる。そして、
第１のレジスタ３４は０００１”に、第２のレジスタ３
６は’００１１’″にそれぞれ更新される。最後にケー
ス■では、第１のレジスタ３４の出力である第１のレジ
スタの内容３５は“０００１　”であり、第１のＡＮＤ
回路３２により、最高位から１番目、２番目、３番目の
要求はマスクされるが、４番目の要求はマスクされない
。したがって、デコーダ５０の出力であるデコード信号
５２として“０００１″”が出力され、１サイクルが終
了する。

そして、ＸＯＲ回路５５の出力信号５７は“００００”
となり、第１の比較回路５８の出力である抑止・更新信
号６０が“１１１１″となり、第１のレジスタ３４に書
き込まれる。一方、今回受け付けた要求は最低位の要求
なので、減算回路５４の出力である減算信号６２は“０
０００”となり、第２の比較回路６３の出力である抑止
・更新信号６５が’１１１１”となって、第２のレジス
タ３６に書き込まれることになる。

〔発明の効果〕

以上説明したように本発明は、すでに要求を受け付けた
ことのあるユニットからの要求をマスクし、前回受け付
けた要求よりも低位の要求だけを受け付け、取り出すこ
とにより、１サイクル内で前回までに受け付けなかった
ユニットからの要求を優先的に受け付けることができる
効果がある。

さらに、すでに要求を受け付けたことのあるユニットか
らの要求に対しても平均的にこれを受け付けることがで
きる効果がある。したがって、本発明を共通バスのバス
使用権の制御に用いれば、効率的なバス使用を可能とす
る効果がある。

【図面の簡単な説明】

第１図は本発明による未受付要求優先回路の一実施例を
示すブロック図、第２図はその動作を受付要求決定表の
形で示した図、第３図は従来の固定優先順位決定回路を
示すブロック図、第４図はその動作を受付要求決定表の
形で示した図である。 ３２・・・・・・第１のＡＮＤ回路、 ３３・・・・・・第２のＡＮＤ回路、 ３４・・・・・・第１のレジスタ、 ３６・・・・・・第２のレジスタ、 ４０・・・・・・第１のセレクタ、 ４３・・・・・・第２のセレクタ、 ４８・・・・・・プライオリティエンコーダ、５０・・
・・・・デコーダ、 ５３・・・・・・第３のＡＮＤ回路、 ５４・・・・・・減算回路、５５・・・・・・ＸＯＲ回
路、５８・・・・・第１の比較回路、 ６３・・・・・第２の比較回路。 出願人　　　　　　　　日本電気株式会社代理人　　　
　　　　　弁理士　山内梅雄第２図

Claims (1)

1. 【特許請求の範囲】 　ｎ個のユニットによるｎビットの要求信号の中から優
   先順位を決定し、要求を受け付ける、ユニット１個を選
   択する優先順位決定回路において、ｎ個のユニット全部
   の要求を一通り受け付けるまでの１サイクル内で、前回
   までにどのユニットの要求を受け付けたかの情報を保持
   するｎビット幅の第１のレジスタと、 このｎビット幅の第１のレジスタの内容と入力されたｎ
   ビットの要求信号との論理積をとり、今回の要求の中で
   、１サイクル内の前回までに、要求を受け付けたことの
   あるユニットからの要求をマスクする第１の論理積回路
   と、 前回受け付けた要求よりも低位の要求だけを受け付ける
   ためのマスク情報を保持するｎビット幅の第２のレジス
   タと、 このｎビット幅の第２のレジスタの内容と前記入力され
   たｎビットの要求信号との論理積をとり、前回受け付け
   た要求よりも低位の要求だけを取り出す第２の論理積回
   路と、 この第２の論理積回路と、この第２の論理積回路の結果
   が前回受け付けた要求よりも低位の要求が無いことを示
   した場合は前記入力された要求信号を選択し、そうでな
   い場合は、この第２の論理積回路の出力を選択する第１
   のセレクタと、前記第１の論理積回路の出力が、前記入
   力された要求信号の中に、１サイクル内で前回までに受
   け付けてないユニットからの要求が無いことを示した場
   合は前記第１のセレクタの出力を選択し、そうでない場
   合は、前記第１の論理積回路の出力を選択する第２のセ
   レクタと、 この第２のセレクタのｎビットの出力中の複数の要求ビ
   ットの中から最高位のものを選択し、出力するプライオ
   リティエンコーダの出力を受け、ｎビットにデコードす
   るデコーダと、 このデコーダからのｎビットの出力と前記第１のレジス
   タの内容との論理積をとり、前回受け付けた要求よりも
   低位の要求だけを取り出し、今回受け付けた要求が１サ
   イクル内の前回までに受け付けたことのあるユニットか
   らの要求の場合、前記第１のレジスタを更新または抑止
   するように動作する第３のＡＮＤ回路と、 この第３のＡＮＤ回路のｎビットの出力と前記第１のレ
   ジスタの内容との排他的論理和をとり、前記第１のレジ
   スタを更新するように動作する排他的論理和回路と、 この排他的論理和回路のｎビットの出力を入力し、この
   入力が“０”のときは１サイクルが終了したとして全ビ
   ット“１”を出力して次のｎビット要求信号に対するマ
   スクがないようにし、この入力が“０”でないときは、
   そのまま出力して前記第１のレジスタにこれをセットす
   る第１の比較回路と、 前記デコーダからのｎビット出力から１を減算して前記
   第２のレジスタの更新に供する減算回路と、 この減算回路からの出力を入力し、この入力が“０”の
   ときは１サイクルが終了したとして全ビット“１”を出
   力して次のｎビット要求信号に対するマスクがないよう
   にし、この入力が“０”でないときはそのまま出力して
   前記第２のレジスタにこれをセットする第２の比較回路
   とを具備することを特徴とする未受付要求優先回路。