JPH01200455A - パリティ機能を有する半導体記憶装置に於けるパリティ機能テスト方法 - Google Patents
パリティ機能を有する半導体記憶装置に於けるパリティ機能テスト方法Info
- Publication number
- JPH01200455A JPH01200455A JP63025885A JP2588588A JPH01200455A JP H01200455 A JPH01200455 A JP H01200455A JP 63025885 A JP63025885 A JP 63025885A JP 2588588 A JP2588588 A JP 2588588A JP H01200455 A JPH01200455 A JP H01200455A
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- JP
- Japan
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- parity
- function
- data
- semiconductor memory
- test
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、パリティ機能すなわちパリティ発生機能及び
パリティ検査機能を有する半導体記憶装置（ＤＲＡＭ、
ＳＲＡＭ等）に於けるパリティ機能のテスト方法に関す
るものである。
パリティ検査機能を有する半導体記憶装置（ＤＲＡＭ、
ＳＲＡＭ等）に於けるパリティ機能のテスト方法に関す
るものである。
〈従来の技術〉
近年、記憶データの信頼性を担保するため、データ書き
込み時に所定のパリティを付加して書き５ 込みを行い
、読み出し時にパリティ・チエツクを行うシステムが増
えてきているが、これまでは記憶装置とパリティ・チエ
ツク装置（パリティ発生及びパリティ検査様能を有する
）とはそれぞれ別個のＩＣチップで溝成されていたため
、半導体記憶装置に於いて、パリティ機能をテストする
必要性は無かった。
込み時に所定のパリティを付加して書き５ 込みを行い
、読み出し時にパリティ・チエツクを行うシステムが増
えてきているが、これまでは記憶装置とパリティ・チエ
ツク装置（パリティ発生及びパリティ検査様能を有する
）とはそれぞれ別個のＩＣチップで溝成されていたため
、半導体記憶装置に於いて、パリティ機能をテストする
必要性は無かった。
〈発明が解決しようとする課題〉
しかしながら、パリティ機能が半導体記憶装置に１チツ
プ化されると、そのパリティ機能のテスト方法を新たに
開発しなければならない。
プ化されると、そのパリティ機能のテスト方法を新たに
開発しなければならない。
本発明は、上記に濫みなされたものであり、パリティ発
生機能及びパリティ検査機能を内蔵した半導体記憶装置
に於いて、内部のパリティ発生回路及びパリティ検査回
路のテスト方法を提供することを目的とするものである
。
生機能及びパリティ検査機能を内蔵した半導体記憶装置
に於いて、内部のパリティ発生回路及びパリティ検査回
路のテスト方法を提供することを目的とするものである
。
〈課題を解決するための手段〉
本発明の、パリティ機能を有する半導体記憶装置に於け
るパリティ機能テスト方法は、パリティ発生機能及びパ
リティ検査機能を内蔵した半導体記憶装置に於いて、外
部より上記パリティ発生機能及びパリティ検査機能のオ
ン・オフを制御するための制菌手段と、上記パリティ発
生機能オフ時に、外部で発生されたパリティをパリティ
記憶部に入力するためのパリティ入力手段と、上記パリ
ティ検査機能オフ時に、上記パリティ記憶部に記憶され
たパリティを外部に出力するだめのパリティ出力手段と
を設け、パリティ発生機能オン状態でデータ書き込みを
行い、パリティ検査機能オフ状態でデータ読み出しを行
うことによって、上記パリティ発生機能のテストを行い
、パリティ発生機能オフ状態でデータ書き込みを行い、
パリティ検査機能オン状態でデータ読み呂しを行うこと
によって、上記パリティ検査機能のテストを行うように
したことを特徴とするものである。
るパリティ機能テスト方法は、パリティ発生機能及びパ
リティ検査機能を内蔵した半導体記憶装置に於いて、外
部より上記パリティ発生機能及びパリティ検査機能のオ
ン・オフを制御するための制菌手段と、上記パリティ発
生機能オフ時に、外部で発生されたパリティをパリティ
記憶部に入力するためのパリティ入力手段と、上記パリ
ティ検査機能オフ時に、上記パリティ記憶部に記憶され
たパリティを外部に出力するだめのパリティ出力手段と
を設け、パリティ発生機能オン状態でデータ書き込みを
行い、パリティ検査機能オフ状態でデータ読み出しを行
うことによって、上記パリティ発生機能のテストを行い
、パリティ発生機能オフ状態でデータ書き込みを行い、
パリティ検査機能オン状態でデータ読み呂しを行うこと
によって、上記パリティ検査機能のテストを行うように
したことを特徴とするものである。
く作 用〉
パリティ発生機能のテストに於いては、内部のパリティ
発生回路で発生されたパリティが、直接外部に出力され
る。これにより、パリティ発生回路の動作を確認するこ
とができる。また、パリティ検査機能のテストに於いて
は、外部より入力されたパリティと記憶データとに基づ
くパリティ検査回路の出力が、外部に出力される。これ
によりパリティ検査回路の動作を確認することができる
。
発生回路で発生されたパリティが、直接外部に出力され
る。これにより、パリティ発生回路の動作を確認するこ
とができる。また、パリティ検査機能のテストに於いて
は、外部より入力されたパリティと記憶データとに基づ
くパリティ検査回路の出力が、外部に出力される。これ
によりパリティ検査回路の動作を確認することができる
。
〈実施例〉
以下、図面を参照して本発明の詳細な説明する。
図は、本発明に係る半導体記憶装置の内部構成図である
。データ記憶部１及びパリティ記憶部２等と、パリティ
発生回路３及びパリティ検査回路４とが同−ＩＣチップ
内に形成されている。パリティ発生回路３は、データ入
力端子５より入力されたデータの内容に応じて所定のパ
リティ（“１“又は“０″）を発生する。パリティ発生
回路３で発生されたパリティはオアゲート１０を介して
パリティ記憶部２に入力、記憶される。パリティ検査回
路４は、パリティ記憶部２より読み出されたパリティと
、データ記憶部１より読み出されたデータの内容とに基
づいて、記憶データが変化していないか否かを検出し、
その結果を示す信号を出力する。６はデータ出力端子で
ある。７はパリティ機能オン・オフ制御信号入力端子で
あり、該端子への入力信号が“１゛のとき、パリティ機
能はオンとなり、同信号が“０°のとき、パリティ機能
はオフとなる。８は、パリティ機能オフ時に、外部で発
生されたパリティ（“１″又は“０“）を入力するため
のパリティ入力端子である。該端子より入力された外部
パリティは、オアゲート１０を介して、パリティ記憶部
２に入力、記憶される。
。データ記憶部１及びパリティ記憶部２等と、パリティ
発生回路３及びパリティ検査回路４とが同−ＩＣチップ
内に形成されている。パリティ発生回路３は、データ入
力端子５より入力されたデータの内容に応じて所定のパ
リティ（“１“又は“０″）を発生する。パリティ発生
回路３で発生されたパリティはオアゲート１０を介して
パリティ記憶部２に入力、記憶される。パリティ検査回
路４は、パリティ記憶部２より読み出されたパリティと
、データ記憶部１より読み出されたデータの内容とに基
づいて、記憶データが変化していないか否かを検出し、
その結果を示す信号を出力する。６はデータ出力端子で
ある。７はパリティ機能オン・オフ制御信号入力端子で
あり、該端子への入力信号が“１゛のとき、パリティ機
能はオンとなり、同信号が“０°のとき、パリティ機能
はオフとなる。８は、パリティ機能オフ時に、外部で発
生されたパリティ（“１″又は“０“）を入力するため
のパリティ入力端子である。該端子より入力された外部
パリティは、オアゲート１０を介して、パリティ記憶部
２に入力、記憶される。
なお、パリティ機能オン時には、該端子は“０“レベル
に固定される。９はパリティ出力端子であり、パリティ
機能オン時に於いては、パリティ検査回路４の出力信号
がオアゲート１１を介して該端子よ、り出力され、一方
、パリティ機能オフ時に於いては、パリティ記憶部２よ
り読み出されたパリティがアンドゲート１２、オアゲー
ト１１を介して該端子より出力される。
に固定される。９はパリティ出力端子であり、パリティ
機能オン時に於いては、パリティ検査回路４の出力信号
がオアゲート１１を介して該端子よ、り出力され、一方
、パリティ機能オフ時に於いては、パリティ記憶部２よ
り読み出されたパリティがアンドゲート１２、オアゲー
ト１１を介して該端子より出力される。
上記半導体記憶装置に於、いては、データ入力端子とデ
ータ出力端子とが別個に設けられているが、同一の端子
又は端子群を、データ入力とデータ出力の両方に共用す
る構成のものでもよい。
ータ出力端子とが別個に設けられているが、同一の端子
又は端子群を、データ入力とデータ出力の両方に共用す
る構成のものでもよい。
パリティ発生機能のテスト方法は以下の通りである。
テスト装置と上記半導体記憶装置とを接続し、まず、テ
スト装置よりパリティ機能オン信号（’ １ ”レベル
）を出力し、該信号を半導体記憶装置に入力することに
よって、同装置をパリティ・オン状態に設定する。また
、半導体記憶装＠をデータ書き込みモードに設定する。
スト装置よりパリティ機能オン信号（’ １ ”レベル
）を出力し、該信号を半導体記憶装置に入力することに
よって、同装置をパリティ・オン状態に設定する。また
、半導体記憶装＠をデータ書き込みモードに設定する。
その後、テスト装置よリテスト用データを出力し、該デ
ータを半導体記憶装置に入力する。入力データはデータ
記憶部にによって半導体記憶装置をパリティ・オフ状態
に設定する。１だ、半導体記憶装置をデータ読み出しモ
ードに設定する。その後、読み出しを行うことによって
、テスト用データに基づきパリティ発生回路で発生され
パリティ記憶部に入力、記憶されたパリティが、そのま
１半導体記憶装置より外部出力され、テスト装置に入力
される。テスト装置は、この値によってパリティ発生回
路が正常に機能しているか否かを罹認する。これによっ
て、パリティ発生機能のテストが行われる。
ータを半導体記憶装置に入力する。入力データはデータ
記憶部にによって半導体記憶装置をパリティ・オフ状態
に設定する。１だ、半導体記憶装置をデータ読み出しモ
ードに設定する。その後、読み出しを行うことによって
、テスト用データに基づきパリティ発生回路で発生され
パリティ記憶部に入力、記憶されたパリティが、そのま
１半導体記憶装置より外部出力され、テスト装置に入力
される。テスト装置は、この値によってパリティ発生回
路が正常に機能しているか否かを罹認する。これによっ
て、パリティ発生機能のテストが行われる。
次に、パリティ検査機能のテスト方法について説明する
。
。
まず、テスト装置よりパリティ機能オフ信号を出力し、
これによって半導体記憶装置をパリティ・オフ状態に設
定する。また、半導体記憶装置をデータ書き込みモード
に設定する。その後、テスト装置よフテヌト用データ及
び所定のパリティを出力し、それぞれデータ入力端子及
びパリティ入力端子を介して半導体記憶装置に入力する
。入力されたテスト用データ及びパリティは、それぞれ
データ記憶部及びパリティ記憶部に記憶される。
これによって半導体記憶装置をパリティ・オフ状態に設
定する。また、半導体記憶装置をデータ書き込みモード
に設定する。その後、テスト装置よフテヌト用データ及
び所定のパリティを出力し、それぞれデータ入力端子及
びパリティ入力端子を介して半導体記憶装置に入力する
。入力されたテスト用データ及びパリティは、それぞれ
データ記憶部及びパリティ記憶部に記憶される。
その後、テスト装置よシパリティ機能オン信号を出力し
、これによって半導体記憶装置をパリティ・オン状態に
設定する。また、半導体記憶装置をデータ読み出しモー
ドに設定する。その後、読み出しを行うことによって、
テスト装置よシ出力されたテスト用データと、同じくテ
スト装置より出力されたパリティとに基づくパリティ検
査回路の出力信号が半導体記憶装置より外部出力され、
テスト装置に入力される。テスト装置は、この値によっ
てパリティ検査回路が正常に機能しているか否かを確認
する。これによって、パリティ検査機能のテストが行わ
れる。
、これによって半導体記憶装置をパリティ・オン状態に
設定する。また、半導体記憶装置をデータ読み出しモー
ドに設定する。その後、読み出しを行うことによって、
テスト装置よシ出力されたテスト用データと、同じくテ
スト装置より出力されたパリティとに基づくパリティ検
査回路の出力信号が半導体記憶装置より外部出力され、
テスト装置に入力される。テスト装置は、この値によっ
てパリティ検査回路が正常に機能しているか否かを確認
する。これによって、パリティ検査機能のテストが行わ
れる。
〈発明の効果〉
以上のように、本発明によれば、パリティ機能を内蔵し
た半導体記憶装置に於いて容易にパリティ機能のテスト
を行うことができるものである。
た半導体記憶装置に於いて容易にパリティ機能のテスト
を行うことができるものである。
図は本発明に係る半導体記憶装置の内部構成図である。
符号の説明
１：データ記憶部、 ２：パリティ記憶部、３：パリテ
ィ発生回路、 ４：パリティ検査回路、 ５：データ入
力端子、 ６：データ出力端子、 ７：パリティ機能オ
ン・オフ制御信号入力端子、 ８：パリティ入力端子、
９：パリティ出力端子、 １０．１１ニオアゲート
、１２：アンドゲート。
ィ発生回路、 ４：パリティ検査回路、 ５：データ入
力端子、 ６：データ出力端子、 ７：パリティ機能オ
ン・オフ制御信号入力端子、 ８：パリティ入力端子、
９：パリティ出力端子、 １０．１１ニオアゲート
、１２：アンドゲート。
Claims (1)
- １、パリテイ発生機能及びパリテイ検査機能を内蔵した
半導体記憶装置に於いて、外部より上記パリテイ発生機
能及びパリテイ検査機能のオン・オフを制御するための
制御手段と、上記パリテイ発生機能オフ時に、外部で発
生されたパリテイをパリテイ記憶部に入力するためのパ
リテイ入力手段と、上記パリテイ検査機能オフ時に、上
記パリテイ記憶部に記憶されたパリテイを外部に出力す
るためのパリテイ出力手段とを設け、パリテイ発生機能
オン状態でデータ書き込みを行い、パリテイ検査機能オ
フ状態でデータ読み出しを行うことによって、上記パリ
テイ発生機能のテストを行い、パリテイ発生機能オフ状
態でデータ書き込みを行い、パリテイ検査機能オン状態
でデータ読み出しを行うことによって、上記パリテイ検
査機能のテストを行うようにしたことを特徴とする、パ
リテイ機能を有する半導体記憶装置に於けるパリテイ機
能テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025885A JPH01200455A (ja) | 1988-02-05 | 1988-02-05 | パリティ機能を有する半導体記憶装置に於けるパリティ機能テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025885A JPH01200455A (ja) | 1988-02-05 | 1988-02-05 | パリティ機能を有する半導体記憶装置に於けるパリティ機能テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200455A true JPH01200455A (ja) | 1989-08-11 |
Family
ID=12178239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025885A Pending JPH01200455A (ja) | 1988-02-05 | 1988-02-05 | パリティ機能を有する半導体記憶装置に於けるパリティ機能テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200455A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081528A (en) * | 1995-06-01 | 2000-06-27 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| JP2002313077A (ja) * | 2001-04-18 | 2002-10-25 | Fujitsu Ltd | 半導体記憶装置 |
| US6487207B1 (en) | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
-
1988
- 1988-02-05 JP JP63025885A patent/JPH01200455A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081528A (en) * | 1995-06-01 | 2000-06-27 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| US6487207B1 (en) | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| JP2002313077A (ja) * | 2001-04-18 | 2002-10-25 | Fujitsu Ltd | 半導体記憶装置 |
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