JPH0263280B2 - - Google Patents
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- JPH0263280B2 JPH0263280B2 JP59079473A JP7947384A JPH0263280B2 JP H0263280 B2 JPH0263280 B2 JP H0263280B2 JP 59079473 A JP59079473 A JP 59079473A JP 7947384 A JP7947384 A JP 7947384A JP H0263280 B2 JPH0263280 B2 JP H0263280B2
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- JP
- Japan
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- decoder
- logic
- data
- output
- circuit
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はメモリセルアレイに対してのデータの
書込み／読出しを行なうことなく、デコーダの機
能の良、不良を判定できるようにした半導体記憶
装置に関する。
書込み／読出しを行なうことなく、デコーダの機
能の良、不良を判定できるようにした半導体記憶
装置に関する。
(2) 技術の背景
半導体記憶装置には、
Ａ：任意の番地に、
Ｂ：任意のデータが書込み又は（及び）読出し
ができ、 Ｃ：且つ書込まれたデータは保存できる ことが要求される。現在これらの機能のチエツク
は、全メモリセルに対して実際にデータを書込
み／読出しを行なうことにより行なわれている。
ができ、 Ｃ：且つ書込まれたデータは保存できる ことが要求される。現在これらの機能のチエツク
は、全メモリセルに対して実際にデータを書込
み／読出しを行なうことにより行なわれている。
(3) 従来技術と問題点
半導体記憶装置のデコーダには、次の２つの機
能が要求される。
能が要求される。
複数の選択線のうちいずれか１本の選択線の
みが選択されること（いいかえれば、必ず１本
の選択線が選択されること、複数本の選択線が
同時に選択されないこと）。
みが選択されること（いいかえれば、必ず１本
の選択線が選択されること、複数本の選択線が
同時に選択されないこと）。
異なるアドレス信号に対しては異なる選択線
が選択されること（いいかえれば、異なるアド
レス信号に対して同一の選択線が複数回選択さ
れないこと、又いかなるアドレス信号によつて
もそれに対応する選択線が選択され、どの選択
線も全く選ばれないことがないこと）。
が選択されること（いいかえれば、異なるアド
レス信号に対して同一の選択線が複数回選択さ
れないこと、又いかなるアドレス信号によつて
もそれに対応する選択線が選択され、どの選択
線も全く選ばれないことがないこと）。
従来、これらの機能の試験は実際にデータをメ
モリセルに書込み、それを読出すことによつて行
なわれている。
モリセルに書込み、それを読出すことによつて行
なわれている。
しかしながら、このような方法でデコーダ機能
の試験を行うにはデコーダ機能試験用の特殊なデ
ータパターンを作成しなければならない。なぜな
ら、単純にデータをメモリセルに書込んで、それ
を読出しただけでは、同一選択線が２以上の異な
るアドレスで選択されていることや、複数の選択
線が同時に選択されていることは必ずしも判別で
きないからである。
の試験を行うにはデコーダ機能試験用の特殊なデ
ータパターンを作成しなければならない。なぜな
ら、単純にデータをメモリセルに書込んで、それ
を読出しただけでは、同一選択線が２以上の異な
るアドレスで選択されていることや、複数の選択
線が同時に選択されていることは必ずしも判別で
きないからである。
更に紫外線消去型のEPROMでは、一度データ
を書込むと、それを消去するのに時間がかかり、
上記の様な方法を使用した場合試験能率の低下を
招く。又、ただ一度のみのデータ書込みを許し、
書込んだデータの消去はできない様な構成とした
OPROM（One time Programable Read Only
Memory）については、上述の様な方法は採用で
きず、デコーダの機能の十分な信頼性保証をする
のが難しいという問題があつた。
を書込むと、それを消去するのに時間がかかり、
上記の様な方法を使用した場合試験能率の低下を
招く。又、ただ一度のみのデータ書込みを許し、
書込んだデータの消去はできない様な構成とした
OPROM（One time Programable Read Only
Memory）については、上述の様な方法は採用で
きず、デコーダの機能の十分な信頼性保証をする
のが難しいという問題があつた。
(4) 発明の目的
本発明はメモリセルに対するデータの書込み／
読出しを行なうことなく、デコーダの機能を試験
できる半導体記憶装置を実現し、上述の問題を解
消することを目的とするものである。
読出しを行なうことなく、デコーダの機能を試験
できる半導体記憶装置を実現し、上述の問題を解
消することを目的とするものである。
(5) 発明の構成
上記の目的は、メモリセルアレイと、該メモリ
セルアレイの中からアドレス信号に対応したメモ
リセルを選択するための選択信号を発生するデコ
ーダと、該デコーダの複数の出力端に接続された
デコーダ機能判定回路とを具備し、前記デコーダ
機能判定回路は、前記デコーダの複数の出力がシ
フト制御入力として入力されたシフトレジスタを
含み、該シフトレジスタは前記デコーダの出力本
数に対応した段数を有し、該選択信号に応答して
データがシフトされる様に構成され、試験時に、
前記デコーダに与えるアドレスを順番に変化させ
ることで、デコーダ機能が正常な場合は、前記シ
フトレジスタに入力された入力データが前記シフ
トレジスタ中をシフトされて出力される様に構成
されていることを特徴とする半導体記憶装置によ
つて達成される。
セルアレイの中からアドレス信号に対応したメモ
リセルを選択するための選択信号を発生するデコ
ーダと、該デコーダの複数の出力端に接続された
デコーダ機能判定回路とを具備し、前記デコーダ
機能判定回路は、前記デコーダの複数の出力がシ
フト制御入力として入力されたシフトレジスタを
含み、該シフトレジスタは前記デコーダの出力本
数に対応した段数を有し、該選択信号に応答して
データがシフトされる様に構成され、試験時に、
前記デコーダに与えるアドレスを順番に変化させ
ることで、デコーダ機能が正常な場合は、前記シ
フトレジスタに入力された入力データが前記シフ
トレジスタ中をシフトされて出力される様に構成
されていることを特徴とする半導体記憶装置によ
つて達成される。
(6) 発明の実施例
以下、図を用いて本発明の一実施例を更に詳細
に説明する。第１図は本発明の一実施例である半
導体記憶装置のブロツク図である。図中、１はメ
モリセルアレイ、２はＸデコーダ、３はアドレス
入力バツフア、４はＹデコーダ、５はセンスアン
プ／ライトアンプ、６はコントロール信号発生回
路、７はデコーダ機能判定回路である。
に説明する。第１図は本発明の一実施例である半
導体記憶装置のブロツク図である。図中、１はメ
モリセルアレイ、２はＸデコーダ、３はアドレス
入力バツフア、４はＹデコーダ、５はセンスアン
プ／ライトアンプ、６はコントロール信号発生回
路、７はデコーダ機能判定回路である。
第１図に於いてメモリセルの選択は、Ｘデコー
ダ２の出力でワード線を選択し、Ｙデコーダ４の
出力でビツト線を選択することで行なわれ、デー
タの書込み／読出しはセンスアンプ／ライトアン
プ５を介して行なわれる。また、コントロール信
号発生回路６は外部から与えられる、例えばライ
トネーブル信号や、チツプセレクト信号に応答し
て内部回路制御信号を発生する。本実施例に於い
て、従来と異なるのはデコーダ機能判定回路７を
設けた点にある。
ダ２の出力でワード線を選択し、Ｙデコーダ４の
出力でビツト線を選択することで行なわれ、デー
タの書込み／読出しはセンスアンプ／ライトアン
プ５を介して行なわれる。また、コントロール信
号発生回路６は外部から与えられる、例えばライ
トネーブル信号や、チツプセレクト信号に応答し
て内部回路制御信号を発生する。本実施例に於い
て、従来と異なるのはデコーダ機能判定回路７を
設けた点にある。
本発明にかかるデコーダ機能判定回路７につい
て説明する前に第１図のＸデコーダ２の構成につ
いて簡単に説明する。
て説明する前に第１図のＸデコーダ２の構成につ
いて簡単に説明する。
第２図は、Ｘデコーダ２の回路構成の一例を示
す図であり、WL0〜WLNはワード線、２１〜２
Ｎはデコード回路、Q1〜Qoはエンハンスメント
型MOSトランジスタ、QDはデプレツシヨン型
MOSトランジスタである。尚、デコード回路２
２〜２Ｎの回路構成は２１と同一なので図示を省
略する。第２図に於いて、例えばトランジスタ
Q1〜Qoのゲートに入力される信号が全て低レベ
ルとなり、Q1〜Qoが全てカツトオフすると、ワ
ード線WL0が高レベルとなつて選択される。デ
コード回路２２〜２Ｎも２１と同様に動作する。
但し、Q1〜Qoのゲートに入力されるアドレス信
号は各デコード回路で異なり、同時に２本以上の
ワード線が選択されることがない様になつてい
る。尚、Ｙデコーダ４は、入力されるアドレス信
号がＸデコーダ２と異なるだけで、基本的な回路
構成は、Ｘデコーダ２と同じである。
す図であり、WL0〜WLNはワード線、２１〜２
Ｎはデコード回路、Q1〜Qoはエンハンスメント
型MOSトランジスタ、QDはデプレツシヨン型
MOSトランジスタである。尚、デコード回路２
２〜２Ｎの回路構成は２１と同一なので図示を省
略する。第２図に於いて、例えばトランジスタ
Q1〜Qoのゲートに入力される信号が全て低レベ
ルとなり、Q1〜Qoが全てカツトオフすると、ワ
ード線WL0が高レベルとなつて選択される。デ
コード回路２２〜２Ｎも２１と同様に動作する。
但し、Q1〜Qoのゲートに入力されるアドレス信
号は各デコード回路で異なり、同時に２本以上の
ワード線が選択されることがない様になつてい
る。尚、Ｙデコーダ４は、入力されるアドレス信
号がＸデコーダ２と異なるだけで、基本的な回路
構成は、Ｘデコーダ２と同じである。
本発明においては、かかるデコーダが持つべき
前述のの機能が正常に働くかどうかをチエツク
するのが第５図の回路である。そして、第６図は
第５図の回路の動作を説明するためのタイミング
図である。図中、TDINは入力データ、TDputは出
力データ、TEはイネーブル信号、t1，t2はクロ
ツク信号である。また黒点を付与したトランジス
タはデプレツシヨン型であり、その他はエンハン
スメント型のMOSトランジスタである。
前述のの機能が正常に働くかどうかをチエツク
するのが第５図の回路である。そして、第６図は
第５図の回路の動作を説明するためのタイミング
図である。図中、TDINは入力データ、TDputは出
力データ、TEはイネーブル信号、t1，t2はクロ
ツク信号である。また黒点を付与したトランジス
タはデプレツシヨン型であり、その他はエンハン
スメント型のMOSトランジスタである。
第５図の回路は一種のシフトレジスタであり、
一点鎖線で囲つた部分SFが、１段のダイナミツ
クシフトレジスタを示している。この回路は最初
に入力データTDINを入力し、WL0〜WLNを順次
選択する様にアドレス信号を入力することで、入
力データTDINを順次転送する。もしデコーダに
異常がなければ、WLNを選択後にTDINとTDOUT
は一致する。一方、デコード出力があるアドレス
信号を入力したときに発生しなかつたり、あるワ
ード線が複数回選択されるとTDINはデコーダ機
能判定回路７の出力段まで転送されず、TDINと
TDOUTは一致しないので、デコーダに不良がある
ことがわかる。
一点鎖線で囲つた部分SFが、１段のダイナミツ
クシフトレジスタを示している。この回路は最初
に入力データTDINを入力し、WL0〜WLNを順次
選択する様にアドレス信号を入力することで、入
力データTDINを順次転送する。もしデコーダに
異常がなければ、WLNを選択後にTDINとTDOUT
は一致する。一方、デコード出力があるアドレス
信号を入力したときに発生しなかつたり、あるワ
ード線が複数回選択されるとTDINはデコーダ機
能判定回路７の出力段まで転送されず、TDINと
TDOUTは一致しないので、デコーダに不良がある
ことがわかる。
以下、第６図を参照しながら第５図の動作をさ
らに詳細に説明する。試験モードに入るには、ま
ずイネーブル信号TEを論理“１”としてトラン
ジスタTEをオンとする。次いでクロツク信号t1，
t2（t2はt1をもとにして内部でつくられる）を与え
ると共に、WL0〜WLNが順次論理“１”となる
ようにアドレス信号をアドレス入力バツフア３へ
入力する。
らに詳細に説明する。試験モードに入るには、ま
ずイネーブル信号TEを論理“１”としてトラン
ジスタTEをオンとする。次いでクロツク信号t1，
t2（t2はt1をもとにして内部でつくられる）を与え
ると共に、WL0〜WLNが順次論理“１”となる
ようにアドレス信号をアドレス入力バツフア３へ
入力する。
例えば、WL0が論理“１”になつている時に
クロツクt1が論理“１”になるとT11，T12がオン
となり、TDINのレベルはT11，T12を介してコン
デンサC0へ転送される。次いでクロツクt1が論理
“０”に戻るとT11はカツトオフしてコンデンサ
C0の電位すなわちT14のゲート電位はTDINから転
送されたレベルに保持される。仮にTDINが論理
“１”であるとすると、T14のゲート電位も論理
“１”となることからT14はオンし、ノードN0の
レベルは論理“０”となる。
クロツクt1が論理“１”になるとT11，T12がオン
となり、TDINのレベルはT11，T12を介してコン
デンサC0へ転送される。次いでクロツクt1が論理
“０”に戻るとT11はカツトオフしてコンデンサ
C0の電位すなわちT14のゲート電位はTDINから転
送されたレベルに保持される。仮にTDINが論理
“１”であるとすると、T14のゲート電位も論理
“１”となることからT14はオンし、ノードN0の
レベルは論理“０”となる。
次に、WL1が論理“１”となりクロツクt1が論
理“１”となるとT21，T22がオンし、ノードN1
のレベルはT21，T22を介してコンデンサＣに転
送される。クロツクt1が論理“０”に戻ると、
N1のレベルはコンデンサC1に保持される。以下
同様にしてコンデンサCNまで転送される。デコ
ーダが正常に機能していればCNまでデータが転
送された時CNの電位すなわちTN4のゲート電位は
論理“０”となつている。
理“１”となるとT21，T22がオンし、ノードN1
のレベルはT21，T22を介してコンデンサＣに転
送される。クロツクt1が論理“０”に戻ると、
N1のレベルはコンデンサC1に保持される。以下
同様にしてコンデンサCNまで転送される。デコ
ーダが正常に機能していればCNまでデータが転
送された時CNの電位すなわちTN4のゲート電位は
論理“０”となつている。
さて、CNへのデータ転送時にはWLNが論理
“１”となつており、クロツクt1は論理“１”と
なつている。又、クロツクt1の反転論理であるク
ロツクt2は論理“０”となつている。この時TN1
（図示せず）、TN2がオンし、これらTN1，TN2を通
してノードNN-1（図示せず）の論理“０”がCNす
なわちTN4のゲートへ転送されるわけである。従
つてTN4はオフし、ノードNNは論理“１”とな
り、これをゲートとしたTZ2はオンすることから
ノードNZ1は論理“０”となる。又、この時前述
条件からTZ3，TZ4がオン、TZ5，TZ6がオフして
おりノードNNの論理“１”はノードNZ2すなわち
TF2のゲートへ、ノードNZ1の論理“０”はノー
ドNZ3すなわちTF6のゲートへ各々転送される。
従つてTF2はオン、TF6はオフすることからノー
ドNF1は論理“０”となりTF5もオフとなる。よ
つてNF2は論理“１”となり、TF3はオフとなる。
しかる後にクロツクt1が論理“０”に戻るとクロ
ツクt2は論理“１”になつてTZ3，TZ4がオフし、
TZ5，TZ6がオンとなつて、ノードNZ2，NZ3が共
に論理“０”となることからTF1〜TF6により構
成されるフリツプフロツプ回路は前述の論理すな
わちノードNF1は論理“０”をノードNF2すなわ
ちTDOUTは論理“１”を保持する。この保持は以
後TEが論理“１”に、クロツクt1が論理“０”
に保たれる限り、電源がオフされるまで続く。つ
まりTZ1〜TZ6，TF1〜TF6の回路は前述のデコー
ダのチエツク結果をスタテイツクにTDOUTに出力
し続ける機能を持たせるために付加したものであ
る。
“１”となつており、クロツクt1は論理“１”と
なつている。又、クロツクt1の反転論理であるク
ロツクt2は論理“０”となつている。この時TN1
（図示せず）、TN2がオンし、これらTN1，TN2を通
してノードNN-1（図示せず）の論理“０”がCNす
なわちTN4のゲートへ転送されるわけである。従
つてTN4はオフし、ノードNNは論理“１”とな
り、これをゲートとしたTZ2はオンすることから
ノードNZ1は論理“０”となる。又、この時前述
条件からTZ3，TZ4がオン、TZ5，TZ6がオフして
おりノードNNの論理“１”はノードNZ2すなわち
TF2のゲートへ、ノードNZ1の論理“０”はノー
ドNZ3すなわちTF6のゲートへ各々転送される。
従つてTF2はオン、TF6はオフすることからノー
ドNF1は論理“０”となりTF5もオフとなる。よ
つてNF2は論理“１”となり、TF3はオフとなる。
しかる後にクロツクt1が論理“０”に戻るとクロ
ツクt2は論理“１”になつてTZ3，TZ4がオフし、
TZ5，TZ6がオンとなつて、ノードNZ2，NZ3が共
に論理“０”となることからTF1〜TF6により構
成されるフリツプフロツプ回路は前述の論理すな
わちノードNF1は論理“０”をノードNF2すなわ
ちTDOUTは論理“１”を保持する。この保持は以
後TEが論理“１”に、クロツクt1が論理“０”
に保たれる限り、電源がオフされるまで続く。つ
まりTZ1〜TZ6，TF1〜TF6の回路は前述のデコー
ダのチエツク結果をスタテイツクにTDOUTに出力
し続ける機能を持たせるために付加したものであ
る。
この様にデコーダが正常に機能していれば
TDIN（Ｎ＋１）段（デコーダの出力すなわち選択
線の本数は22の累乗本となるので（Ｎ＋１）は偶
数）のシフトレジスタで転送されて矢印CHで示
す時点でTDINとTDOUTの論理の一致をチエツク
することができる。
TDIN（Ｎ＋１）段（デコーダの出力すなわち選択
線の本数は22の累乗本となるので（Ｎ＋１）は偶
数）のシフトレジスタで転送されて矢印CHで示
す時点でTDINとTDOUTの論理の一致をチエツク
することができる。
以上の動作はTDINを論理“０”とした場合も
同様にして行なわれる。
同様にして行なわれる。
一方、WL0〜WLNのうちの一つでも論理“１”
とならない場合や、同じ線にデコード出力が２回
以上出た場合にはTDINが正しく転送されず、
TDINと転送終了後のTDOUTが不一致となり、デ
コーダに不良があることがわかる。つまり、デコ
ーダが順番に与えられる各アドレス信号に対応し
て順に選択線を選択しているかどうかにより、デ
コーダの良、不良が検出できる。
とならない場合や、同じ線にデコード出力が２回
以上出た場合にはTDINが正しく転送されず、
TDINと転送終了後のTDOUTが不一致となり、デ
コーダに不良があることがわかる。つまり、デコ
ーダが順番に与えられる各アドレス信号に対応し
て順に選択線を選択しているかどうかにより、デ
コーダの良、不良が検出できる。
本実施例に於いて、更に正確を期するには、
TDINを“１”としたときと、“０”としたときと
の双方でのTDINとTDOUTの一致を見れば良い。
この様にするには、第５図の回路自体が不良であ
ることもありうるからである。以上、説明した第
５図の回路の特長は、同じデコード出力が複数回
発生し、あるデコード出力が全く発生しないよう
な障害、例えばWL3が選択されるべきときにも
WL0が選択され、WL3が全く選択されないとい
うような障害も検出できる点にある。
TDINを“１”としたときと、“０”としたときと
の双方でのTDINとTDOUTの一致を見れば良い。
この様にするには、第５図の回路自体が不良であ
ることもありうるからである。以上、説明した第
５図の回路の特長は、同じデコード出力が複数回
発生し、あるデコード出力が全く発生しないよう
な障害、例えばWL3が選択されるべきときにも
WL0が選択され、WL3が全く選択されないとい
うような障害も検出できる点にある。
次に前述した第５図のデコーダ機能判定回路で
は、前述のの機能についてチエツクはできる
が、の機能についてはチエツクできない。デコ
ーダの機能判定は前述の如く、の２つの点に
ついてチエツクすることが望ましい。そこで、第
３図にかかるデコーダが持つべき前述の機能が
正常に働くか否かをチエツクするようなデコーダ
機能判定回路７を設けることも考えられる。図
中、TD0〜TDNはエンハンスメント型MOSトラン
ジスタで、TLはデプレツシヨン型MOSトランジ
スタ、CP1，CP2は比較器、ＧはNORゲートであ
る。
は、前述のの機能についてチエツクはできる
が、の機能についてはチエツクできない。デコ
ーダの機能判定は前述の如く、の２つの点に
ついてチエツクすることが望ましい。そこで、第
３図にかかるデコーダが持つべき前述の機能が
正常に働くか否かをチエツクするようなデコーダ
機能判定回路７を設けることも考えられる。図
中、TD0〜TDNはエンハンスメント型MOSトラン
ジスタで、TLはデプレツシヨン型MOSトランジ
スタ、CP1，CP2は比較器、ＧはNORゲートであ
る。
尚、WL0〜WLNは、第２図のＸデコーダ２の
各出力が入力されることを示している。尚、TD0
〜TDNは全て同じ特性のトランジスタである。
各出力が入力されることを示している。尚、TD0
〜TDNは全て同じ特性のトランジスタである。
このデコーダ機能判定回路７は、トランジスタ
TDO〜TDNのうちのどれか１つのみがオンしたと
きと、複数個オンしたときとでＡ点の電位が異な
ることを利用してデコーダの機能を試験するもの
である。以下、第４図を用いて第３図の回路の動
作を説明する。第４図に於いて、VRD0〜VRD2は第
３図のＡ点の電位VRDを示しており、これらは以
下の様な関係にある。
TDO〜TDNのうちのどれか１つのみがオンしたと
きと、複数個オンしたときとでＡ点の電位が異な
ることを利用してデコーダの機能を試験するもの
である。以下、第４図を用いて第３図の回路の動
作を説明する。第４図に於いて、VRD0〜VRD2は第
３図のＡ点の電位VRDを示しており、これらは以
下の様な関係にある。
VRD0：TD0〜TDN全てがオフのとき
VRD1：TD0〜TDNのうちの１つのみがオンした
とき VRD2：TD0〜TDNのうちの２つがオンしたとき 第３図に於ける、基準電圧V1はVRD0とVRD1と
の間、基準電圧V2はVRD1とVRD2との間に設定さ
れて比較器CP1は少なくとも１本のワード線に選
択されていることを検出し、比較器CP2は２本以
上のワード線が選択されていないことを検出す
る。従つて、アドレス信号に応答して、対応する
ワード線のみが選択されればNORゲートＧの出
力VSDは論理“１”となる。
とき VRD2：TD0〜TDNのうちの２つがオンしたとき 第３図に於ける、基準電圧V1はVRD0とVRD1と
の間、基準電圧V2はVRD1とVRD2との間に設定さ
れて比較器CP1は少なくとも１本のワード線に選
択されていることを検出し、比較器CP2は２本以
上のワード線が選択されていないことを検出す
る。従つて、アドレス信号に応答して、対応する
ワード線のみが選択されればNORゲートＧの出
力VSDは論理“１”となる。
すなわち、アドレス信号を順次変えていつたと
きに、アドレス信号に対応したワード線のみが選
択されれば、V1＞VRD（＝VRD1）＞V2となり、比較
器CP1及びCP2の出力は共に論理“０”となり、
全ての選択条件でVSDは論理“１”となるのでそ
のデコーダは正常に機能していることがわかる。
きに、アドレス信号に対応したワード線のみが選
択されれば、V1＞VRD（＝VRD1）＞V2となり、比較
器CP1及びCP2の出力は共に論理“０”となり、
全ての選択条件でVSDは論理“１”となるのでそ
のデコーダは正常に機能していることがわかる。
一方、あるアドレス信号に対してデコーダから
全くワード線選択出力が発生しなければ、VRD
（＝VRD0）＞V1＞V2となるから比較器CP1の出力
は論理“１”、比較器CP2の出力は論理“０”と
なりVSDは論理“０”となる。また、あるアドレ
ス信号条件で、２つ以上のワード線選択出力が同
時に発生するとTD0〜TDNのうちの２つ以上がオ
ンとなるからＡ点の電位VRDはV2よりも低いVRD2
となる。
全くワード線選択出力が発生しなければ、VRD
（＝VRD0）＞V1＞V2となるから比較器CP1の出力
は論理“１”、比較器CP2の出力は論理“０”と
なりVSDは論理“０”となる。また、あるアドレ
ス信号条件で、２つ以上のワード線選択出力が同
時に発生するとTD0〜TDNのうちの２つ以上がオ
ンとなるからＡ点の電位VRDはV2よりも低いVRD2
となる。
このときには比較器CP1の出力は論理“０”、
比較器CP2の出力は論理“１”となりVSDは論理
“０”となる。
比較器CP2の出力は論理“１”となりVSDは論理
“０”となる。
このように第３図の回路を半導体記憶装置に内
蔵することで、メモリセルにデータを書込み／読
出しせずとも、アドレス信号の全ての条件（組合
せ）を入力するだけでデコーダの機能を容易にチ
エツクすることができる。
蔵することで、メモリセルにデータを書込み／読
出しせずとも、アドレス信号の全ての条件（組合
せ）を入力するだけでデコーダの機能を容易にチ
エツクすることができる。
尚、第１図の実施例では、Ｘデコーダ２のみに
デコーダ機能判定回路７を設けているが、Ｙデコ
ーダ４側にも設けても良いことはいうまでもな
い。また、判定出力VSDは、半導体チツプ上のパ
ツドに出力して、パツケージ外部には出さない様
にしても良いし、外部端子からパツケージ外に出
力する様にしても良い。但し、VSDをパツケージ
外に出力するようにするときには、他の信号の入
力、又は出力に利用している端子を共用するよう
にすればよく、例えばある端子に通常の使用電圧
よりも高い電圧を与えると他の端子にVSDが出力
されるようにすることで端子を共用しても良い。
デコーダ機能判定回路７を設けているが、Ｙデコ
ーダ４側にも設けても良いことはいうまでもな
い。また、判定出力VSDは、半導体チツプ上のパ
ツドに出力して、パツケージ外部には出さない様
にしても良いし、外部端子からパツケージ外に出
力する様にしても良い。但し、VSDをパツケージ
外に出力するようにするときには、他の信号の入
力、又は出力に利用している端子を共用するよう
にすればよく、例えばある端子に通常の使用電圧
よりも高い電圧を与えると他の端子にVSDが出力
されるようにすることで端子を共用しても良い。
また、第３図の回路は第５図と併用することに
より完全なデコーダ機能チエツクが可能である
が、どちらか一方のみの回路を用いて各々の機能
に応じた範囲のチエツクをしてもよい。またデコ
ーダ機能判定回路７の構成は第３，５図の構成に
限らず、前述したデコーダに要求される機能，
をチエツクできるものであればよい。
より完全なデコーダ機能チエツクが可能である
が、どちらか一方のみの回路を用いて各々の機能
に応じた範囲のチエツクをしてもよい。またデコ
ーダ機能判定回路７の構成は第３，５図の構成に
限らず、前述したデコーダに要求される機能，
をチエツクできるものであればよい。
(7) 発明の効果
以上、説明したように本発明によれば次の効果
を得ることができる。
を得ることができる。
複雑なテストパターンを作成し、それを実メ
モリセルに対し、書込み／読出しする必要がな
いので、デコーダの機能試験の時間が大幅に短
縮される。
モリセルに対し、書込み／読出しする必要がな
いので、デコーダの機能試験の時間が大幅に短
縮される。
実メモリセルの書込み／読出しをしないので
簡単な試験装置でよい。
簡単な試験装置でよい。
製品の出荷前に実メモリセルへのデータのラ
イトができない。OPROM等のデコーダの機能
も試験できるので、製品の信頼性を高めること
ができる。
イトができない。OPROM等のデコーダの機能
も試験できるので、製品の信頼性を高めること
ができる。
第１図は、本発明の一実施例である半導体記憶
装置のブロツク図、第２図はデコーダの一回路例
を示す図、第３図は他のデコーダ機能判定回路の
一例を示す図、第４図は第３図の電位V1，V2，
VRD0〜VRD2の関係を示す図、第５図はデコーダ機
能判定回路の例を示す図、第６図は第５図の回路
の動作説明用のタイミング図である。 １…メモリセルアレイ、２…Ｘデコーダ、３…
アドレス入力バツフア、４…Ｙデコーダ、６…コ
ントロール信号発生回路、７…デコーダ機能判定
回路、CP1，CP2…比較器、Ｇ…NORゲート、
IV…インバータ、SF…シフトレジスタ、TDIN…
入力データ、TDOUT…出力データ。
装置のブロツク図、第２図はデコーダの一回路例
を示す図、第３図は他のデコーダ機能判定回路の
一例を示す図、第４図は第３図の電位V1，V2，
VRD0〜VRD2の関係を示す図、第５図はデコーダ機
能判定回路の例を示す図、第６図は第５図の回路
の動作説明用のタイミング図である。 １…メモリセルアレイ、２…Ｘデコーダ、３…
アドレス入力バツフア、４…Ｙデコーダ、６…コ
ントロール信号発生回路、７…デコーダ機能判定
回路、CP1，CP2…比較器、Ｇ…NORゲート、
IV…インバータ、SF…シフトレジスタ、TDIN…
入力データ、TDOUT…出力データ。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイと、 該メモリセルアレイの中からアドレス信号に対
応したメモリセルを選択するための選択信号を発
生するデコーダと、 該デコーダの複数の出力端に接続されたデコー
ダ機能判定回路とを具備し、 前記デコーダ機能判定回路は、前記デコーダの
複数の出力がシフト制御入力として入力されたシ
フトレジスタを含み、該シフトレジスタは前記デ
コーダの出力本数に対応した段数を有し、該選択
信号に応答してデータがシフトされる様に構成さ
れ、 試験時に、前記デコーダに与えるアドレスを順
番に変化させることで、デコーダ機能が正常な場
合は、前記シフトレジスタに入力された入力デー
タが前記シフトレジスタ中をシフトされて出力さ
れる様に構成されていることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079473A JPS60224199A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079473A JPS60224199A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224199A JPS60224199A (ja) | 1985-11-08 |
| JPH0263280B2 true JPH0263280B2 (ja) | 1990-12-27 |
Family
ID=13690856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079473A Granted JPS60224199A (ja) | 1984-04-20 | 1984-04-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224199A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2670049B2 (ja) * | 1987-06-29 | 1997-10-29 | 日本電信電話株式会社 | 半導体メモリの試験方法 |
| JPH01208795A (ja) * | 1988-02-16 | 1989-08-22 | Toshiba Corp | 半導体記憶装置 |
| JPH0378346U (ja) * | 1989-11-28 | 1991-08-08 | ||
| JP3250520B2 (ja) * | 1998-05-15 | 2002-01-28 | 日本電気株式会社 | ラインテスト回路およびラインテスト方法 |
| US9343179B2 (en) * | 2013-12-18 | 2016-05-17 | Infineon Technologies Ag | Word line address scan |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4850646A (ja) * | 1971-10-26 | 1973-07-17 | ||
| JPS5295127A (en) * | 1976-02-06 | 1977-08-10 | Hitachi Ltd | Multiple selection detector circuit |
| JPS5942023B2 (ja) * | 1976-08-16 | 1984-10-12 | 三菱レイヨン株式会社 | 熱可塑性樹脂組成物 |
| JPS5328346A (en) * | 1976-08-27 | 1978-03-16 | Takeda Riken Ind Co Ltd | Address setting error detector |
| JPS5467728A (en) * | 1977-11-09 | 1979-05-31 | Mitsubishi Electric Corp | Selection error detector |
| JPS56127999A (en) * | 1980-03-07 | 1981-10-07 | Fujitsu Ltd | Memory error detecting system |
-
1984
- 1984-04-20 JP JP59079473A patent/JPS60224199A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60224199A (ja) | 1985-11-08 |
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