JPH01200663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01200663A JPH01200663A JP63024544A JP2454488A JPH01200663A JP H01200663 A JPH01200663 A JP H01200663A JP 63024544 A JP63024544 A JP 63024544A JP 2454488 A JP2454488 A JP 2454488A JP H01200663 A JPH01200663 A JP H01200663A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bit line
- line
- polycide
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はビット線部にビット線対を用いる半導体記憶
装置に関するもので、以下、ＭＯＳ形のダイナミック・
ランダムアクセスメモリ（ＤＲＡＭ）を例にとって説明
する。
装置に関するもので、以下、ＭＯＳ形のダイナミック・
ランダムアクセスメモリ（ＤＲＡＭ）を例にとって説明
する。
第３図は従来の折り返しビット線方式を用いたＤＲＡＭ
のメモリアレイ部の概念的構成図で、図において、１は
メモリのロウデコーダ、２はロウデコーダ１によって選
択されるワード線、３はワード線２と交差するビット線
、４はワードｖＡ２とビット線３との所要交点に設けら
れたメモリセル、５はビット線３を経てメモリセル４の
内容を読み出すセンス増幅器（センスアンプと略称し、
アクティブ・リストア回路をふくむ）である。なお、図
中Ｃｆｆ１ｌはビット線３相互間の寄生容量で、Ｃ３゜
はビット線３の対地容量である。
のメモリアレイ部の概念的構成図で、図において、１は
メモリのロウデコーダ、２はロウデコーダ１によって選
択されるワード線、３はワード線２と交差するビット線
、４はワードｖＡ２とビット線３との所要交点に設けら
れたメモリセル、５はビット線３を経てメモリセル４の
内容を読み出すセンス増幅器（センスアンプと略称し、
アクティブ・リストア回路をふくむ）である。なお、図
中Ｃｆｆ１ｌはビット線３相互間の寄生容量で、Ｃ３゜
はビット線３の対地容量である。
２５６ ｋｂｉｔ マチ（７）ＤＲＡＭテハ、ビットｖ
Ａ３の配線材料として通常アルミニウムが広く用いられ
てきたが、Ｉ Ｍｂｉｔになるに及んで、ポリサイドビ
ット線が主流になってきた。その理由は、メモリ容量カ
月Ｍ ｂ ｉ ｔにもなると、ビット線ピッチが４μｍ
以下になるが、アルミニウム配線の場合、その膜厚は周
辺回路の配線抵抗や、エレクトロマイグレーシコンを考
慮して、１μｍ程度以下にあまり薄くできないので、上
述の寄生容＊ Ｃｍ ｓが急激に増大し、ビット線間に
おける信号の干渉により動作マージンを著しく損うから
である。ポリサイドは膜厚を０．３ μｍ程度まで薄く
できるので、ビット線幅を細く、ビット線間隔を広（取
れるという効果もあって、］Ｍｂｉｔレベルでは線間寄
生容量Ｃ１ｌが小さく （対地容量Ｃ８゜の３％以下）
、上記の問題は生じない。しかし、ポリサイドは配線抵
抗がアルミニウムに比べて大きく（〜１０” 倍）、ア
クセスタイムに遅延を生じる。これについて図ゝを用い
て簡単に説明する。
Ａ３の配線材料として通常アルミニウムが広く用いられ
てきたが、Ｉ Ｍｂｉｔになるに及んで、ポリサイドビ
ット線が主流になってきた。その理由は、メモリ容量カ
月Ｍ ｂ ｉ ｔにもなると、ビット線ピッチが４μｍ
以下になるが、アルミニウム配線の場合、その膜厚は周
辺回路の配線抵抗や、エレクトロマイグレーシコンを考
慮して、１μｍ程度以下にあまり薄くできないので、上
述の寄生容＊ Ｃｍ ｓが急激に増大し、ビット線間に
おける信号の干渉により動作マージンを著しく損うから
である。ポリサイドは膜厚を０．３ μｍ程度まで薄く
できるので、ビット線幅を細く、ビット線間隔を広（取
れるという効果もあって、］Ｍｂｉｔレベルでは線間寄
生容量Ｃ１ｌが小さく （対地容量Ｃ８゜の３％以下）
、上記の問題は生じない。しかし、ポリサイドは配線抵
抗がアルミニウムに比べて大きく（〜１０” 倍）、ア
クセスタイムに遅延を生じる。これについて図ゝを用い
て簡単に説明する。
第４図は一般的なりＲＡＭの読み出し時の動作波形のタ
イミングを示す図である。プリチャージ期間に、ビット
線３はプリチャージ、イコライズされている。（ａ）に
示すように、時刻ｔ。にワードｖＡ２の電位が立ち上が
り、メモリセル４の蓄積容量に蓄えられていたｔｉがビ
ット線３に読み出される。
イミングを示す図である。プリチャージ期間に、ビット
線３はプリチャージ、イコライズされている。（ａ）に
示すように、時刻ｔ。にワードｖＡ２の電位が立ち上が
り、メモリセル４の蓄積容量に蓄えられていたｔｉがビ
ット線３に読み出される。
この読出し信号がビット線３を伝わり、（ｂｌに示すよ
うに、時刻１．にセンスアンプ５のノードに到達し始め
、完全に到達した後、（Ｃ）に示すように、時刻ｔ２で
センスアンプ活性化信号が立ち上がり、これによって（
ｂ）に示すように、低（“Ｌ”）レベルのビット線３を
■８３レベルまで落とし、さらにアクティブ・リスドブ
活性化信号により高じＨ”）レベルのビット線３が■ｃ
ｃまで引き上げられる。
うに、時刻１．にセンスアンプ５のノードに到達し始め
、完全に到達した後、（Ｃ）に示すように、時刻ｔ２で
センスアンプ活性化信号が立ち上がり、これによって（
ｂ）に示すように、低（“Ｌ”）レベルのビット線３を
■８３レベルまで落とし、さらにアクティブ・リスドブ
活性化信号により高じＨ”）レベルのビット線３が■ｃ
ｃまで引き上げられる。
ここでｔ０〜１．の時間はセンスアンプ５から最も遠い
所にあるメモリセル４からの読み出し信号がセンスアン
プ５に到達するまでの時間、即ちビット線３抵抗により
決まっており、ポリサイドビット線の場合この時間がア
クセス時間全体に占める割合は約４分の１で、この割合
は集積度が上がるにつれ大きくなると予想される。
所にあるメモリセル４からの読み出し信号がセンスアン
プ５に到達するまでの時間、即ちビット線３抵抗により
決まっており、ポリサイドビット線の場合この時間がア
クセス時間全体に占める割合は約４分の１で、この割合
は集積度が上がるにつれ大きくなると予想される。
ここで、前に触れたビット線間の寄生容量ＣＩ！＋によ
る信号の干渉の問題についてもう少し説明する。第４図
（ａ）のように、ワード線２の電位を立ち上がらせた後
、すべてのビット線３にメモリセル４から“Ｈ”レベル
の情報が読み出されたとき、リファレンスレベルのビッ
ト線は ｌｌＨ，Ｒレベルのビット線に挟まれた形にな
るので、ピント線間の寄生容量Ｃｌ１ｌｌによって隣接
ビット線からノイズを受け、電位がやや上昇し、又、”
Ｈ”レベルのビット線もその反作用を受けて、本来の“
Ｈ”レベルよりもやや低くなる。従って、ビット線３対
の読み出し電位差が小さくなり、読み出しマージンが減
少する。このことは、すべてのビット線３に“Ｌ″レベ
ル情報が読み出された場合も起こる。
る信号の干渉の問題についてもう少し説明する。第４図
（ａ）のように、ワード線２の電位を立ち上がらせた後
、すべてのビット線３にメモリセル４から“Ｈ”レベル
の情報が読み出されたとき、リファレンスレベルのビッ
ト線は ｌｌＨ，Ｒレベルのビット線に挟まれた形にな
るので、ピント線間の寄生容量Ｃｌ１ｌｌによって隣接
ビット線からノイズを受け、電位がやや上昇し、又、”
Ｈ”レベルのビット線もその反作用を受けて、本来の“
Ｈ”レベルよりもやや低くなる。従って、ビット線３対
の読み出し電位差が小さくなり、読み出しマージンが減
少する。このことは、すべてのビット線３に“Ｌ″レベ
ル情報が読み出された場合も起こる。
従来のＤＲＡＭは以上のように構成されているので、ビ
ット線間容量により動作特性を大きく損うか、もしくは
アクセス時間が長くなるという問題点があった。
ット線間容量により動作特性を大きく損うか、もしくは
アクセス時間が長くなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線間容量が小さくビット線抵抗が小さ
い、また隣接ビット線からのノイズの影響を受けない、
即ち、動作特性のよい高速な半導体記憶装置を得ること
を目的とする。
たもので、ビット線間容量が小さくビット線抵抗が小さ
い、また隣接ビット線からのノイズの影響を受けない、
即ち、動作特性のよい高速な半導体記憶装置を得ること
を目的とする。
この発明に係る半導体記憶装置は、ビット線として、抵
抗は低いがあまり薄くできない第１の線材料からなる第
１の線と、抵抗は比較的に高いが薄く形成できる第２の
線材料からなる第２の線とを並べ、その長さの１／２の
点で、上記２つの線が立体交差するように電気的に接続
して構成した第１のビット線対と、同じく長さの１／４
の点および３／４の点で上記２つの線が立体交差するよ
うに電気的に接続して構成した第２のビット線対とを交
互に配列したものである。
抗は低いがあまり薄くできない第１の線材料からなる第
１の線と、抵抗は比較的に高いが薄く形成できる第２の
線材料からなる第２の線とを並べ、その長さの１／２の
点で、上記２つの線が立体交差するように電気的に接続
して構成した第１のビット線対と、同じく長さの１／４
の点および３／４の点で上記２つの線が立体交差するよ
うに電気的に接続して構成した第２のビット線対とを交
互に配列したものである。
この発明になる半導体記憶装置のビット線は、隣接する
ビット線が線材料を異にし、異なる配線層にあるので、
線間容量が小さく、しかも、各ビット線対ともそのいず
れのビット線も隣接するビット線から受けるノイズ量が
等しく、また、ビット線長の半分が抵抗の低い第１の線
材料で構成されるので、一般の第２の線材料ですべてを
構成したビット線に比べて読み出し信号の伝達が高速で
、しかも、ビット線対の各ビット線の容量および抵抗が
全く等しいので、センスアンプの誤動作を生じない。
ビット線が線材料を異にし、異なる配線層にあるので、
線間容量が小さく、しかも、各ビット線対ともそのいず
れのビット線も隣接するビット線から受けるノイズ量が
等しく、また、ビット線長の半分が抵抗の低い第１の線
材料で構成されるので、一般の第２の線材料ですべてを
構成したビット線に比べて読み出し信号の伝達が高速で
、しかも、ビット線対の各ビット線の容量および抵抗が
全く等しいので、センスアンプの誤動作を生じない。
第１図（ａｌはこの発明の一実施例のビット線部を示す
模式平面図で、第１図（ｂ）はＩ＋＋−Ｉ＋＋綿での略
断面図である。そして、第３図の従来例と同一符号は同
等部分を示す。この実施例では、図示のように、ビット
線にイで示すアルミニウム線と口で示すポリサイド線と
を用い、その長さの１／２の点で互いに交差接続して、
ポリサイド−アルミニウムとつづくビットＬ’Ａ３ａ及
びアルミニウムーポリサイドとつづくビット線３ｂから
なる第１のビット線対を構成し、同じくその長さの１／
４および３／４の点で上記の２つの線を交差接続して、
アルミニウム→ポ、リサイド→アルミニウムとつづくビ
ットＨ３ｃおよびポリサイド→アルミニウム→ポリサイ
ドとつづくビット線３ｄからなる第２のビット線対を構
成し、第１および第２のビット線対を交互に配列したも
のである。と記交差接続部の橋渡しにはポリサイドおよ
びアルミニウムをそのまま用いてもよいが、別の配線層
を用いて、アルミニウムとポリサイドとを接続してもよ
い。
模式平面図で、第１図（ｂ）はＩ＋＋−Ｉ＋＋綿での略
断面図である。そして、第３図の従来例と同一符号は同
等部分を示す。この実施例では、図示のように、ビット
線にイで示すアルミニウム線と口で示すポリサイド線と
を用い、その長さの１／２の点で互いに交差接続して、
ポリサイド−アルミニウムとつづくビットＬ’Ａ３ａ及
びアルミニウムーポリサイドとつづくビット線３ｂから
なる第１のビット線対を構成し、同じくその長さの１／
４および３／４の点で上記の２つの線を交差接続して、
アルミニウム→ポ、リサイド→アルミニウムとつづくビ
ットＨ３ｃおよびポリサイド→アルミニウム→ポリサイ
ドとつづくビット線３ｄからなる第２のビット線対を構
成し、第１および第２のビット線対を交互に配列したも
のである。と記交差接続部の橋渡しにはポリサイドおよ
びアルミニウムをそのまま用いてもよいが、別の配線層
を用いて、アルミニウムとポリサイドとを接続してもよ
い。
第１図（ａ）において、各ビット″ｆＬＩＡ３ａ、３ｂ
、３ｃ、３ｄはその全長しの半分Ｌ／２がアルミニウム
、Ｌ／２がポリサイドで構成されているので、センスア
ンプから最遠端までの総抵抗は、どのビット線において
も等しく、しかもこの抵抗値は全長がポリサイドの場合
の約半分である。
、３ｃ、３ｄはその全長しの半分Ｌ／２がアルミニウム
、Ｌ／２がポリサイドで構成されているので、センスア
ンプから最遠端までの総抵抗は、どのビット線において
も等しく、しかもこの抵抗値は全長がポリサイドの場合
の約半分である。
また、各ビット線のビット線間容（ｊｔｃｓｍ、対地容
量Ｃ１゜は等しく、特に隣接するビット線は第１図（ｂ
ｌにみるように異なる配線層にあるので、線間距離が長
く、従ってＣ１＠は極めて小さくなる。さらにζビット
線対のそれぞれのビット線が隣接ビット線から受けるノ
イズ量は第１図（ａ）から明らかなように全く等しくな
る。そして、アルミニウムとポリサイドの配線ピッチは
ビット線ピッチの倍になるので、作成時のパターニング
も容易になる。
量Ｃ１゜は等しく、特に隣接するビット線は第１図（ｂ
ｌにみるように異なる配線層にあるので、線間距離が長
く、従ってＣ１＠は極めて小さくなる。さらにζビット
線対のそれぞれのビット線が隣接ビット線から受けるノ
イズ量は第１図（ａ）から明らかなように全く等しくな
る。そして、アルミニウムとポリサイドの配線ピッチは
ビット線ピッチの倍になるので、作成時のパターニング
も容易になる。
なお、上記実施例ではビット線の配線材料として、アル
ミニウムとポリサイドを用いたものを示したが、本発明
はこれに限定するものではなく、別の配線材料を用いて
もよい。また、１回交差の第１のビット線対と、２回交
差の第２のビット線対とで、交差部の抵抗（コンタクト
抵抗など）により、ビット線総抵抗にわずかな差異が生
じ、動作マージンを損うおそれがある。これを防止する
ために、中点交差Ｐを有する第１のビット線対には、第
２図に示す他の実施例のようにビット線のセンスアンプ
端に”偽似交差″ （Ｑで示す）を設けてもよい。
ミニウムとポリサイドを用いたものを示したが、本発明
はこれに限定するものではなく、別の配線材料を用いて
もよい。また、１回交差の第１のビット線対と、２回交
差の第２のビット線対とで、交差部の抵抗（コンタクト
抵抗など）により、ビット線総抵抗にわずかな差異が生
じ、動作マージンを損うおそれがある。これを防止する
ために、中点交差Ｐを有する第１のビット線対には、第
２図に示す他の実施例のようにビット線のセンスアンプ
端に”偽似交差″ （Ｑで示す）を設けてもよい。
以上のように、この発明によればビット線対を異なる配
線層を用いて、中点で交差したものと、１／４．３／４
の点で２回交差したものを交互に並べたので、動作マー
ジンの広い、アクセス時間の短い、製造の容易な半導体
記憶装置を得られる効果がある。
線層を用いて、中点で交差したものと、１／４．３／４
の点で２回交差したものを交互に並べたので、動作マー
ジンの広い、アクセス時間の短い、製造の容易な半導体
記憶装置を得られる効果がある。
第１図（ａ）は本発明の一実施例によるダイナミックＲ
ＡＭのビット線部を示す模式平面図、第１図（ｂ）は第
１図（ａｌのｌ５−Ｆ線における略断面図、第２図は本
発明の他の実施例によるダイナミックＲＡＭのビット線
部の略図、第３図は従来のダイナミックＲＡＭのメモリ
アレイ部の概念的構成図、第４図は一般的なダイナミッ
クＲＡＭの読み出し動作を説明するタイミング図である
。 図において、２はワード線、３ａ、３ｂは第１のビット
線対、３ｃ、３ｄは第２のビット線対、４はメモリセル
、５はセンスアンプ、イはアルミニウム線部、口はポリ
サイド線部である。 なお図中同一符号は同−又は相当部分を示す。
ＡＭのビット線部を示す模式平面図、第１図（ｂ）は第
１図（ａｌのｌ５−Ｆ線における略断面図、第２図は本
発明の他の実施例によるダイナミックＲＡＭのビット線
部の略図、第３図は従来のダイナミックＲＡＭのメモリ
アレイ部の概念的構成図、第４図は一般的なダイナミッ
クＲＡＭの読み出し動作を説明するタイミング図である
。 図において、２はワード線、３ａ、３ｂは第１のビット
線対、３ｃ、３ｄは第２のビット線対、４はメモリセル
、５はセンスアンプ、イはアルミニウム線部、口はポリ
サイド線部である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）それぞれ相補なビット線が隣接して配置されてな
る複数のビット線対と、これに交差する複数のワード線
と、上記交差点の所要箇所に設けられたメモリセルとを
有するものにおいて、 上記ビット線対は１本おきに第１および第２の層にそれ
ぞれ配設され、抵抗は低いがあまり薄くできない第１の
線材料からなる第１の線、及び抵抗は比較的に高いが薄
く形成できる第２の線材料からなる第２の線で構成され
、 かつ、上記第１および第２の線がその長さの中央部で切
断され、互いに交差接続されて形成された第１のビット
線対と、上記第１および第２の線がその長さの１／４お
よび３／４の点で切断され、それぞれの点で互いに交差
接続されて形成された第２のビット線対とが交互に配列
されてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024544A JPH01200663A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024544A JPH01200663A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200663A true JPH01200663A (ja) | 1989-08-11 |
Family
ID=12141092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024544A Pending JPH01200663A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200663A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258869A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | メモリ装置 |
| JPH06196655A (ja) * | 1992-11-27 | 1994-07-15 | Nec Corp | 半導体メモリ装置 |
| JP2000031420A (ja) * | 1998-05-30 | 2000-01-28 | Lg Semicon Co Ltd | 半導体メモリ素子 |
| WO2003044862A1 (en) * | 2001-11-19 | 2003-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1988
- 1988-02-04 JP JP63024544A patent/JPH01200663A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258869A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | メモリ装置 |
| JPH06196655A (ja) * | 1992-11-27 | 1994-07-15 | Nec Corp | 半導体メモリ装置 |
| JP2000031420A (ja) * | 1998-05-30 | 2000-01-28 | Lg Semicon Co Ltd | 半導体メモリ素子 |
| WO2003044862A1 (en) * | 2001-11-19 | 2003-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| CN1319173C (zh) * | 2001-11-19 | 2007-05-30 | 松下电器产业株式会社 | 半导体装置 |
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