JPH01200662A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01200662A JPH01200662A JP63024543A JP2454388A JPH01200662A JP H01200662 A JPH01200662 A JP H01200662A JP 63024543 A JP63024543 A JP 63024543A JP 2454388 A JP2454388 A JP 2454388A JP H01200662 A JPH01200662 A JP H01200662A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- line
- bit line
- polycide
- bit lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はビット線部にビット線対を用いる半導体記憶
装置に関するもので、以下、ＭＯＳ形のダイナミック・
ランダムアクセスメモリ（ＤＲＡＭ）を例にとって説明
する。
装置に関するもので、以下、ＭＯＳ形のダイナミック・
ランダムアクセスメモリ（ＤＲＡＭ）を例にとって説明
する。
第２図は従来の折り返しビット線方式を用いたＤＲＡＭ
のメモリアレイ部の概念的構成図で、図において、（１
）はメモリのロウデコーダ、（２）はロウデコーダ１に
よって選択されるワード線、３はワード線２と交差する
ビット線、４はワード線２とビット線３との所要交点に
設けられたメモリセル、５はビット線３を経てメモリセ
ル４の内容を読出すセンス増幅器（センスアンプと略称
し、アクティブ・リストア回路をふくむ）である。なお
、図中Ｃａ１ｌはビット線３相互間の寄生容量で、Ｃｌ
ｌ０はビフ斗線３の対地容量である。
のメモリアレイ部の概念的構成図で、図において、（１
）はメモリのロウデコーダ、（２）はロウデコーダ１に
よって選択されるワード線、３はワード線２と交差する
ビット線、４はワード線２とビット線３との所要交点に
設けられたメモリセル、５はビット線３を経てメモリセ
ル４の内容を読出すセンス増幅器（センスアンプと略称
し、アクティブ・リストア回路をふくむ）である。なお
、図中Ｃａ１ｌはビット線３相互間の寄生容量で、Ｃｌ
ｌ０はビフ斗線３の対地容量である。
２５６ｋｂｉｔまでのＤＲＡＭでは、ビット線３の配線
材料として通常アルミニウムが広く用いられてきたが、
ＩＭｂｉｔになるに及んで、ボリサイドビット線が主流
になってきた。その理由は、メモリ容量がＩＭｂｉｔに
もなると、ビット線ピッチが４μｍ以下になるが、アル
ミニウム配線の場合、その膜厚は周辺回路の配線抵抗や
、エレクトロマイグレーシコンを考慮して、１μｍ程度
以下にあまり薄くできないので、上述の寄生容量Ｃ＠８
が急激に増大し、ビット線間における信号の干渉により
動作マージンを著しく損なうからである。
材料として通常アルミニウムが広く用いられてきたが、
ＩＭｂｉｔになるに及んで、ボリサイドビット線が主流
になってきた。その理由は、メモリ容量がＩＭｂｉｔに
もなると、ビット線ピッチが４μｍ以下になるが、アル
ミニウム配線の場合、その膜厚は周辺回路の配線抵抗や
、エレクトロマイグレーシコンを考慮して、１μｍ程度
以下にあまり薄くできないので、上述の寄生容量Ｃ＠８
が急激に増大し、ビット線間における信号の干渉により
動作マージンを著しく損なうからである。
ポリサイドは膜厚を０．３μｍ程度まで薄くできるので
、ビット線幅を細く、ビット線間隔を広く取れるという
効果もあって、ＩＭｂｉ ｔレベルでは線間寄生容量Ｃ
ｌ１ｌ＋が小さく（対地容量Ｃ３゜の３％以下）、上記
の問題は生じない。しかし、ポリサイドは配線抵抗がア
ルミニウムに比べて大きく （〜１０”倍）、アクセス
タイムに遅延を生じる。これについて図を用いて簡単に
説明する。
、ビット線幅を細く、ビット線間隔を広く取れるという
効果もあって、ＩＭｂｉ ｔレベルでは線間寄生容量Ｃ
ｌ１ｌ＋が小さく（対地容量Ｃ３゜の３％以下）、上記
の問題は生じない。しかし、ポリサイドは配線抵抗がア
ルミニウムに比べて大きく （〜１０”倍）、アクセス
タイムに遅延を生じる。これについて図を用いて簡単に
説明する。
第３図は一般的なりＲＡＭの読み出し時の動作波形のタ
イミングを示す図である。プリチャージ期間に、ビット
線３はプリチャージ、イコライズされている。（ａ）に
示すように、時刻ｔ。にワード線２の電位が立ち上がり
、メモリセル４の蓄積容量に蓄えられていた電荷がビッ
ト線３に読み出される。この読出し信号がピッｌ−′ｆ
ｌＡ３を伝わり、（ｂ）に示すように、時刻ｔ、にセン
スアンプ５のノードに到達し始め、完全に到達した後、
（Ｃ）に示すように、時刻ｔ２でセンスアンプ活性化信
号が立ち上がり、これによって、（ｂｌに示すよ、うに
、低（“Ｌ ” ）レベルのビットｈ’Ａ ３をＶｓｓ
レベルまで落とし、さらにアクティブリストア活性化信
号により高（Ｈ”）レベルのビット線３がＶｃｃまで≠
≠４からの読み出し信号がセンスアンプ５に到達するま
での時間、即ちビットｖＡ３抵抗により決まっており、
ポリサイドビット線の場合この時間がアクセス時間全体
に占める割合は約４分の１で、この割合は集積度が上が
るにつれて大きくなると予想される。
イミングを示す図である。プリチャージ期間に、ビット
線３はプリチャージ、イコライズされている。（ａ）に
示すように、時刻ｔ。にワード線２の電位が立ち上がり
、メモリセル４の蓄積容量に蓄えられていた電荷がビッ
ト線３に読み出される。この読出し信号がピッｌ−′ｆ
ｌＡ３を伝わり、（ｂ）に示すように、時刻ｔ、にセン
スアンプ５のノードに到達し始め、完全に到達した後、
（Ｃ）に示すように、時刻ｔ２でセンスアンプ活性化信
号が立ち上がり、これによって、（ｂｌに示すよ、うに
、低（“Ｌ ” ）レベルのビットｈ’Ａ ３をＶｓｓ
レベルまで落とし、さらにアクティブリストア活性化信
号により高（Ｈ”）レベルのビット線３がＶｃｃまで≠
≠４からの読み出し信号がセンスアンプ５に到達するま
での時間、即ちビットｖＡ３抵抗により決まっており、
ポリサイドビット線の場合この時間がアクセス時間全体
に占める割合は約４分の１で、この割合は集積度が上が
るにつれて大きくなると予想される。
ここで、前に触れたビット線間の寄生容ｉｌｌ ＣＩ＋
１１による信号の干渉の問題についてもう少し説明する
。第３図（ａ）のように、ワード線２の電位を立ち上が
らせた後、すべてのビット線３にメモリセル４から“Ｈ
゛レベル情報が読み出されたとき、リファレンスレベル
のビット線は、′Ｈ”レベルのビット線に挟まれた形に
なるので、ビット線間の寄生容量Ｃ１ｌ！ｌによって隣
接ビット線からノイズを受け、電位がやや上昇し、又、
“Ｈ゛レベルビット線もその反作用を受けて、本来の“
Ｈ”レベルよりもやや低くなる。従って、ビット線３対
の読み出し電位差が小さくなり、読み出しマージンが減
少する。このことは、すべてのビット線３に“Ｌ”レベ
ルの情報が読み出された場合にも起こる。
１１による信号の干渉の問題についてもう少し説明する
。第３図（ａ）のように、ワード線２の電位を立ち上が
らせた後、すべてのビット線３にメモリセル４から“Ｈ
゛レベル情報が読み出されたとき、リファレンスレベル
のビット線は、′Ｈ”レベルのビット線に挟まれた形に
なるので、ビット線間の寄生容量Ｃ１ｌ！ｌによって隣
接ビット線からノイズを受け、電位がやや上昇し、又、
“Ｈ゛レベルビット線もその反作用を受けて、本来の“
Ｈ”レベルよりもやや低くなる。従って、ビット線３対
の読み出し電位差が小さくなり、読み出しマージンが減
少する。このことは、すべてのビット線３に“Ｌ”レベ
ルの情報が読み出された場合にも起こる。
従来のＤＲＡＭは以上のように構成されているので、ビ
ット線間容量により動作特性を大きく損うか、もしくは
アクセス時間が長くなるという問題点があった。
ット線間容量により動作特性を大きく損うか、もしくは
アクセス時間が長くなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線間容量が小さくビット線抵抗が小さ
い、即ち、動作特性の良い高速な半導体記憶装置を得る
ことを目的とする。
たもので、ビット線間容量が小さくビット線抵抗が小さ
い、即ち、動作特性の良い高速な半導体記憶装置を得る
ことを目的とする。
この発明に係る半導体記憶装置は、ビット線として、抵
抗は低いがあまり薄くできない第１の線材料からなる第
１の線と、抵抗は比較的に高いが薄く形成できる第２の
線材料からなる第２の線とを並べ、その長さの１／２の
点で上記２つの線が立体交差するように電気的に接続し
てビット線対を構成するようにしたものである。
抗は低いがあまり薄くできない第１の線材料からなる第
１の線と、抵抗は比較的に高いが薄く形成できる第２の
線材料からなる第２の線とを並べ、その長さの１／２の
点で上記２つの線が立体交差するように電気的に接続し
てビット線対を構成するようにしたものである。
この発明になる半導体記憶装置のビット線は、隣接する
ビット線が線材料を異にし、異なる配線層にあるので、
線間容量が小さく、また、ビット線長の半分が抵抗の低
い第１の線材料で構成されるので、一般の第２の線材料
ですべてを構成したビット線に比べて、読み出し信号の
伝達が高速で、しかも、ビット線対の各ビット線の容量
および抵抗が全く等しいので、センスアンプの誤動作を
生じない。
ビット線が線材料を異にし、異なる配線層にあるので、
線間容量が小さく、また、ビット線長の半分が抵抗の低
い第１の線材料で構成されるので、一般の第２の線材料
ですべてを構成したビット線に比べて、読み出し信号の
伝達が高速で、しかも、ビット線対の各ビット線の容量
および抵抗が全く等しいので、センスアンプの誤動作を
生じない。
第１図（＋１１はこの発明の一実施例のビット線部を示
す模式平面図で、第１図（ｂ）はそのＩ！Ｉ−１，線で
の略断面図である。そして、第２図の従来例と同一符号
は同等部分を示す。この実施例では、図示のように、ビ
ット線にイに示すアルミニウム線と口で示すポリサイド
線とを用い、その長さの中央部で互いに交差接続して、
ポリサイド−アルミニウムと続くビット’ｂ？１３ａ及
びアルミニウムーポリサイドと続くビット線３ｂからな
るビット線対を構成している。上記交差接続部の橋渡し
には、ポリサイド及びアルミニウムをそのまま用いても
よいが、別の配線層を用いてアルミニウムとポリサイド
とを接続してもよい。
す模式平面図で、第１図（ｂ）はそのＩ！Ｉ−１，線で
の略断面図である。そして、第２図の従来例と同一符号
は同等部分を示す。この実施例では、図示のように、ビ
ット線にイに示すアルミニウム線と口で示すポリサイド
線とを用い、その長さの中央部で互いに交差接続して、
ポリサイド−アルミニウムと続くビット’ｂ？１３ａ及
びアルミニウムーポリサイドと続くビット線３ｂからな
るビット線対を構成している。上記交差接続部の橋渡し
には、ポリサイド及びアルミニウムをそのまま用いても
よいが、別の配線層を用いてアルミニウムとポリサイド
とを接続してもよい。
第１図ｆａｔにおいて、各ビット線３ａ、３ｂはその全
長りの半分Ｌ／２がポリサイドで構成されているので、
センスアンプ５から最遠端までの総抵抗は、どのビット
線においても等しく、しかもこの抵抗値は全長がポリサ
イドのビット線の場合の約半分である。また、各ビット
線の対称性から、ビット線間容ｉｃ＋＋！＋、対地容ｔ
Ｃ９゜は各ビット線とも等しく、しかも隣接するビット
線は第１図（ｂ）に見るように異なる層に位置するので
、線間距離が長く、従ってＣ１１ｆｉは極めて小さくな
る。さらに、アルミニウムおよびポリサイドの各配線ピ
ッチはビット線ピッチの２倍になり、作成時のパターニ
ングも容易になる。
長りの半分Ｌ／２がポリサイドで構成されているので、
センスアンプ５から最遠端までの総抵抗は、どのビット
線においても等しく、しかもこの抵抗値は全長がポリサ
イドのビット線の場合の約半分である。また、各ビット
線の対称性から、ビット線間容ｉｃ＋＋！＋、対地容ｔ
Ｃ９゜は各ビット線とも等しく、しかも隣接するビット
線は第１図（ｂ）に見るように異なる層に位置するので
、線間距離が長く、従ってＣ１１ｆｉは極めて小さくな
る。さらに、アルミニウムおよびポリサイドの各配線ピ
ッチはビット線ピッチの２倍になり、作成時のパターニ
ングも容易になる。
なお、上記実施例ではビット線の配線材料として、アル
ミニウムとポリサイドを用いたものを示したが、本発明
はこれを限定するものではなく、別の配線材料を用いて
もよい。
ミニウムとポリサイドを用いたものを示したが、本発明
はこれを限定するものではなく、別の配線材料を用いて
もよい。
以上のように、この発明によればビット線対を異なる配
′＃１Ａｒｉを用いて、中点で交差させて構成したので
、動作マージンの広い、アクセス時間の短い、製造の容
易な半導体記憶装置を得られる効果がある。
′＃１Ａｒｉを用いて、中点で交差させて構成したので
、動作マージンの広い、アクセス時間の短い、製造の容
易な半導体記憶装置を得られる効果がある。
第１図（ａ）は本発明の一実施例によるダイナミックＲ
ＡＭのビット線部を示す模式平面図、第１図（ｂ）は第
１図（ａ）のＩｇ ｉ、１線における略断面図、第２
図は従来のダイナミックＲＡＭのメモリアレイ部の概念
的構成図、第３図は一般的なダイナミックＲＡＭのメモ
リアレイ部の読み出し動作を説明するタイミング図であ
る。 図において、２はワード線、３ａは第１のビット線、３
ｂは第２のビット線、イはアルミニウム線部、口はポリ
サイド線部、４はメモリセルである。 なお図中同一符号は同−又は相当部分を示す。
ＡＭのビット線部を示す模式平面図、第１図（ｂ）は第
１図（ａ）のＩｇ ｉ、１線における略断面図、第２
図は従来のダイナミックＲＡＭのメモリアレイ部の概念
的構成図、第３図は一般的なダイナミックＲＡＭのメモ
リアレイ部の読み出し動作を説明するタイミング図であ
る。 図において、２はワード線、３ａは第１のビット線、３
ｂは第２のビット線、イはアルミニウム線部、口はポリ
サイド線部、４はメモリセルである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）それぞれ相補なビット線が隣接して配置されてな
る複数のビット線対と、これに交差する複数のワード線
と、上記交差点の所要箇所に設けられたメモリセルとを
有するものにおいて、 上記ビット線対は１本おきに第１および第２の層にそれ
ぞれ配設された第１の線および第２の線で構成され、 上記第１の線は抵抗は低いがあまり薄くできない第１の
線材料からなり、上記第２の線は抵抗は比較的に高いが
薄く形成できる第２の線材料からなり、 かつ、上記第１および第２の線はその長さ中央部で切断
され、互いに交差接続されて形成された第１および第２
のビット線からなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024543A JPH01200662A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024543A JPH01200662A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200662A true JPH01200662A (ja) | 1989-08-11 |
Family
ID=12141065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024543A Pending JPH01200662A (ja) | 1988-02-04 | 1988-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368134A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
| WO2003044862A1 (en) * | 2001-11-19 | 2003-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1988
- 1988-02-04 JP JP63024543A patent/JPH01200662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368134A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
| WO2003044862A1 (en) * | 2001-11-19 | 2003-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| CN1319173C (zh) * | 2001-11-19 | 2007-05-30 | 松下电器产业株式会社 | 半导体装置 |
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