JPH01200709A - ディジタルａｇｃ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、多値レベルを有するディジタル信号ノ雑音等
によるレベル変動を抑制するためのディジタルＡＧＣ回
路に関するものである。

（従来の技術） 第２図は、従来のディジタルＡＧＣ回路を示すブロック
図である。第２図において、１は多値レベルを有するデ
ィジタル信号ＤＳが入力される入力端子、２は入力ディ
ジタル信号ＤＳの所定周期Ｔ毎の実効値■を検波し出力
する実効値検波器、３は予め設定された設定値ＳＬを前
記実効値Ｖで除算し信号ＤＶとして出力する除算器、４
は入力した入力ディジタル信号ＤＳと除算器３の出力信
号ＤＶとを乗算し信号ＭＰを出力端子５に出力する乗算
器である。

第２図によれば、入力端子１から入力したディジタル信
号ＤＳは実効値検波器２及゛び乗算器４に入力する。第
３図は入力ディジタル信号の一例を示す図で、第３図に
示すようなアナログ的なディジタル信号ＤＳを入力した
場合、実効値検波器２は所定周期Ｔ毎の動作実効値Ｖを
出力する。例えば、第３図に示すような周期Ｔｌの信号
レベルｖ１の実効値はＶｌ　／ＪＵ、周期Ｔ２の信号レ
ベルｖ２の実効値はＶ２　／Ｊ”Ｚとなり、入力信号レ
ベルの大きさに比例した実効値Ｖが出力されることにな
る。

次に除算器３において、設定値ＳＬを実効値検波器２か
らの実効値Ｖで除算し信号ＤＶを乗算器４に出力する。

第４図は、実効値検波器２の出力レベル及び除算器３の
出力レベルと入力ディジタル信号ＤＳの入力レベルとの
関係を示す図であり縦軸が出力レベル、横軸が人力レベ
ルを表している。第４図から、入力ディジタル信号ＤＳ
のレベルと除算器３の出力信号ＤＶのレベルとは反比例
していることがわかる。

続いて、乗算器４において、入力ディジタル信号ＤＳと
除算器３の出力信号ＤＶとの乗算が行なわれ、その結果
上述したように入力ディジタル信号ＤＳと出力信号ＤＶ
とが反比例の関係にあるため、一定レベルの信号Ｍ、　
Ｐが出力端子５に出力される。このようにして、所定周
期毎の入力ディジタル信号レベルを一定にさせて雑音等
による変動を除去していた。

（発明が解決しようとする課題） しかしながら、上記回路によれば、多値レベルのアナロ
グ的なディジタル信号ＤＳを実効値検波器２の入力とし
ているので、実効値検波のためのある所定周期毎のデー
タ値の内容が異なった場合でも、所定周期毎の実効値検
波として検出してしまい、多値のレベル判定ができなく
なるという問題点があった。またレベル変動をおさえる
方法として、前記周期を広げることにより、周期毎のデ
ータ値の内容を同一にする方法をとっていたが、この方
法では速いレベル変動に対しては、変動を抑止すること
ができないという問題点があった。

本発明の目的は、上記問題点に鑑み、多値レベルのレベ
ル判定を的確−に行なえ、時間的に速い雑音等によるレ
ベル変動に対してもレベル変動を抑止することができる
ディジタルＡＧＣ回路を提供することにある。

（課題を解決するための手段） 本発明は、上記目的を達成するため、入力信号の実効値
を検波する実効値検波器と、予め設定した設定値を前記
実効値で除算する除□算器と、多値レベルを有する入力
ディジタル信号と前記除算器による除算値とを乗算する
乗算器とを備えたディジタルＡＧＣ回路において、前記
入力ディジタル信号を余波整流する余波整流回路と、所
定周期毎に前記整流信号のピークレベル値の平均値を算
出する第１の平均化回路と、前記整流信号の前記平均値
より大きいピークレベル値の平均値を算出する第２の平
均化回路と、前記整流信号の前記第１の平均化回路によ
る平均値より小さいピークレベル値の平均値を算出する
第３の平均化回路と、前記第２の平均化回路による平均
値と前記第３の平均化回路による卑均値との平均値を算
出する第４の平均化１路と、前電己第２の平均化回路に
よる平均値と前記第４の平均化回路による平均値との減
算値を算出する減□算器と、前記減算値と前記第３の平
均化回路による平均値との平均値または加算値を算出し
前記実効値検波器に出力する第５の平均化回路とを設け
た。

（作　用） 本発明によれば、まず多値レベルを有するディジタル信
号は乗算器及び全波整流回路に入力する。

全波整流回路では入力ディジタル信号は全波整流され、
整流信号として第１、第２及び第３の平均化回路に出力
される。これにより第１の平均化回路では所定周期毎に
整流信号のピークレベル値の平均値が算出され、この平
均値は第２及び第３の平均化回路に出力される。第２の
平均化回゛路では整流信号の入力した平均値よりも大き
いピークレベル値の平均値が算出され、この第２の平均
化回路による平均値は第４の平均化回路及び減算器に出
力される。一方、第３の平均化回路では整流信号の入力
した平均値よりも小さいピークレベル値の平均値が算出
され、この第３の平均化回路による平均値は第４の平均
化回路及び第５の平均化回路に出力される。第４の平均
化回路では、第２の平均化回路による平均値と、第３の
平均化回路による平均値の平均値が算出され、この第４
の平均化回路による平均値は減算器に出力され、減算器
では第２の平均化回路による平均値と第４の平均化回路
による平均値との減算が行なわれ、この減算値が第５の
平均化回路に出力される。第５の平均化回路では入力し
た減算値と第３の平均化回路による平均値との平均値ま
たは加算値が算出され、この第５の平均化回路による平
均値または加算値は実効値検波器に出力される。続いて
実効値検波器で実効値が検出され、除算器でこの実効値
で予め設定しである設定値が除算され、乗算器において
除算器による除算値と入力ディジタル信号の乗算が行な
われることにより、一定レベルの信号が出力されること
になる。

（実施例） 第１図は、本発明によるディジタルＡＧＣ回路の一実施
例を示すブロック図であって、前述した従来例を示す第
２図と同一構成のものは同一符号をもって表す。即ち、
］は入力端子、２は実効値検波器、３は除算器、４は乗
算器、５は出力端子である。

１０は全波整流回路で、入力端子１がら入力した多値レ
ベルを有するディジタル信号ＤＳを全波整流し整流信号
ＲＦＣとして出力する。

］１は第１の平均化回路で、所定周期Ｔ毎に全波整流回
路１０よりの整流信号ＲＥＣのピークレベル値の平均値
を算出し、スレッショルドＡとして１」１カする。

］−２は第２の平均化回路で、全波整流回路１゜よりの
整流信号ＲＦＣと第１の平均化回路１１よりのスレッシ
ョルドＡとの比較を行ない、周期Ｔ毎の整流信号ＲＦＣ
のスレッショルドＡよりも大きいピークレベル値の平均
値Ｂを算出する。

１３は第３の平均化回路で、余波整流回路１０よりの整
流信号ＲＦＣと第１の平均化回路１１よりのスレッショ
ルドＡとの比較を行ない、周期Ｔ毎の整流信号ＲＦＣの
スレッショルドＡよりも小さいピーク値の平均値τを算
出する。

１４は第４の平均化回路で、第２の平均化回路１２によ
る平均値百と第３の平均化回路１３による平均値でとの
平均値ｎを算出する。

１−５は減算器で、第２の平均化回路１２による平均値
上から第４の平均化回路１４による平均値りを減算し減
算値Ｅ　（Ｂ−Ｃ）を算出する。

１６は第５の平均化回路で、減算器１５による減算値百
と第３の平均化回路１３による平均値でとの平均値Ｉを
算出し実効値検波器２に出力する。

第５図は人力ディジタル信号ＤＳを説明するための図で
、第６図は第５図に示した信号ＤＳの全波整流回路１０
による整流信号ＲＦＣを示す図であり、次にこれら第５
図、第６図及び前記第１図に基づいて、上記構成による
回路の動作を説明する。

まず、第５図に示すような、レベル″１″のときディジ
タル値“０”、レベル“３”のときディジタル値“］“
を示すディジタル信号ＤＳは入力端子１を介して減算器
４及び全波整流回路１ｏに入力する。全波整流回路１ｏ
に入力したディジタル信号ＤＳは、第６図に示すように
マイナス波形がプラス波形とされ、即ち全波整流され整
流信号ＲＥＣとして、第１、第２及び第３の平均化回路
１１．１２及び１３に出力される。第１の平均化回路１
１は第６図に示すように、入力した整流信号ＲＥＣのピ
ークレベル値ａ　−ｆの平均値を算出し、スレッショル
ドＡとして第２及び第３の平均化回路１２及び１３に出
力する。これにより、第２の平均化回路１２は周期Ｔに
おける整流信号ＲＥＣのスレッショルドＡよりも大きい
ピーク値ａ。

ｂの平均値百を算出し、この平均領有を第４の平均化回
路］４及び減算器１５に出力する。一方、第３の平均化
回路］３は、周期Ｔにおける整流信号ＲＥＣのスレッシ
ョルドＡよりも小さいピークレベル値ｃ、ｄ、ｅ、ｆの
平均値でを算出し、この平均値でを第４及び第５の平均
化回路１４及び１６に出力する。

次に、第４の平均化回路１４は、第２の平均化回路１１
による平均値Ｂと第３の平均化回路１２による平均値で
との平均値百を算出し、２値レベル“３”、“１”の中
間値を示す平均値りを減算器１５に出力する。減算器１
５は平均値百を入力すると平均値百から平均植毛を減算
し、スレッショルドＡよりも小さいピークレベル値の平
均値、即ちレベル１と同等レベルの平均値を示す減算値
百を第５の平均化回路１６に出力する。これに伴ない、
第５の平均化回路１６は減算値Ｅと第３の平均化回路１
２による平均値でとの平均値１を算出し、実効値検波器
２に出力する。

この第５の平均化回路１６による平均値Ｆは、周期１間
で入力ディジタル信号ＤＳのレベルが、例えば、ピーク
レベル値がレベル“３″しか取らない場合、またはレベ
ル“１″しか取らない場合でも不変であり、しかもディ
ジタル信号ＤＳの入力レベルに比例した値となっている
。

以降の動作は従来例で説明したように、実効値検波器２
による実効値Ｖが除算器３に入力され、除算器３で設定
値ＳＬが実効値Ｖで除算され、入力ディジタル信号ＤＳ
の入力レベルに反比例した信号ＤＶが乗算器４に入力さ
れ、この信号ＤＶと人力ディジタル信号ＤＳとの乗算が
行なわれる。

これにより、一定レベルの信号ＭＰが出力端子５から出
力されることになる。

尚、本実施例では第５の平均化回路において、減算値下
と平均値でとの平均値を算出するようにしたが、これら
減算値Ｅと平均値Ｃとの加算値を算出し出力するように
しても勿論良い。

（発明の効果） 以上説明したように、本発明によれば、多値レベルを有
するディジタル信号のデータ値が、所定周期毎の多値レ
ベルの値として平均値が異なった場合でも、所定周期毎
の多値レベルの値をある一定レベルに合わせることによ
り一データ値によらない平均値とすることができるので
、例え所定周期毎のデータ値が異なっても的確にレベル
判定ができ、しかも周期も自由に設定できるので、時間
的に速いレベル変動に対しても十分対応できる優れたデ
ィジタルＡＧＣ回路を提供できる利点がある。

【図面の簡単な説明】

第１図は本発明によるディジタルＡＧＣ回路の一実施例
を示すブロック図、第２図は従来のディジタルＡＧＣ回
路を示すブロック図、第３図は入力ディジタル信号の一
例を示す図、第４図は実効値検波器、除算器の出力レベ
ルと入力ディジタル信号レベルとの関係を示す図、第５
図は入力ディジタル信号を説明するための図、第６図は
入力ディジタル信号の全波整流波形を示す図゛である。 図中、１・・・入力端子、２・・・実効値検波器、３・
・・除算器、４・・・乗算器、５・・・出力端子、１０
・・・全波整流回路、１１・・・第１の平均化回路、１
２・・・第２の平均化回路、１３・・・第３の平均化回
路、１４・・・第４の平均化回路、１５・・・減算器、
１６・・・第５の平均化回路。 ４八号レヘ゛ｊし 実交力１直■１作号Ｄｖのレベｊしと４％、号Ｏ５のレ
ベｊしの関イ系Σ示す図テ身ジフル信号ＤＳΣ説明ｖ吐
めの図 第５図

Claims (1)

1. 【特許請求の範囲】 入力信号の実効値を検波する実効値検波器と、予め設定
   した設定値を前記実効値で除算する除算器と、多値レベ
   ルを有する入力ディジタル信号と前記除算器による除算
   値とを乗算する乗算器とを備えたディジタルＡＧＣ回路
   において、 前記入力ディジタル信号を全波整流する全波整流回路と
   、 所定周期毎に前記整流信号のピークレベル値の平均値を
   算出する第１の平均化回路と、 前記整流信号の前記平均値より大きいピークレベル値の
   平均値を算出する第２の平均化回路と、前記整流信号の
   前記第１の平均化回路による平均値より小さいピークレ
   ベル値の平均値を算出する第３の平均化回路と、 前記第２の平均化回路による平均値と前記第３の平均化
   回路による平均値との平均値を算出する第４の平均化回
   路と、 前記第２の平均化回路による平均値と前記第４の平均化
   回路による平均値との減算値を算出する減算器と、 前記減算値と前記第３の平均化回路による平均値との平
   均値または加算値を算出し前記実効値検波器に出力する
   第５の平均化回路とを設けたことを特徴とするディジタ
   ルＡＧＣ回路。