JPH0851331A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPH0851331A JPH0851331A JP18341994A JP18341994A JPH0851331A JP H0851331 A JPH0851331 A JP H0851331A JP 18341994 A JP18341994 A JP 18341994A JP 18341994 A JP18341994 A JP 18341994A JP H0851331 A JPH0851331 A JP H0851331A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- level
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 無入力から大きな信号を入力した時に過大出
力が一瞬出力されることを防止する。 【構成】 アナログ入力信号を全波整流回路１により整
流し、整流により得られた信号のピークをピークホール
ド回路２によりホールドする。そして、ホールドされた
信号レベルと所定の基準信号レベルとをコンパレータ３
により比較する。比較した結果、ピークホールド回路２
の出力が基準信号レベル未満である場合は、スイッチ４
を基準信号に切り換え、ピークホールド回路２の出力が
基準信号レベルを超える場合は、スイッチ４をピークホ
ールド回路２の出力に切り換え、スイッチ４の切り換え
により得られた信号に応じて、アナログ入力信号レベル
をVCA 回路５により制御する。
力が一瞬出力されることを防止する。 【構成】 アナログ入力信号を全波整流回路１により整
流し、整流により得られた信号のピークをピークホール
ド回路２によりホールドする。そして、ホールドされた
信号レベルと所定の基準信号レベルとをコンパレータ３
により比較する。比較した結果、ピークホールド回路２
の出力が基準信号レベル未満である場合は、スイッチ４
を基準信号に切り換え、ピークホールド回路２の出力が
基準信号レベルを超える場合は、スイッチ４をピークホ
ールド回路２の出力に切り換え、スイッチ４の切り換え
により得られた信号に応じて、アナログ入力信号レベル
をVCA 回路５により制御する。
Description
【０００１】
【産業上の利用分野】本発明は、自動利得制御回路に関
する。
する。
【０００２】
【従来の技術】自動利得制御回路の第１の従来例として
は、例えば、特開平2-138609号に記載されたものが知ら
れている。この自動利得制御回路では、図４に示すよう
に、入力されたアナログ信号は、全波整流回路４１によ
り整流され、抵抗４２ｒおよびコンデンサ４２ｃにより
構成された平均化回路４２により平均化される。そし
て、整流／平均化回路により処理された信号は、基準信
号VREFレベルと、コンパレータ４３により比較され、比
較結果に応じてスイッチ４４が切り換えられる。すなわ
ち、平均化回路４２の出力が基準信号VREFレベル未満で
ある場合は、基準信号VREFがVCA(voltage control ampl
itude)回路４５に出力され、他方、平均化回路４２の出
力が基準信号VREFレベルを超えた場合は、平均化回路４
２の出力がVCA 回路４５に出力される。
は、例えば、特開平2-138609号に記載されたものが知ら
れている。この自動利得制御回路では、図４に示すよう
に、入力されたアナログ信号は、全波整流回路４１によ
り整流され、抵抗４２ｒおよびコンデンサ４２ｃにより
構成された平均化回路４２により平均化される。そし
て、整流／平均化回路により処理された信号は、基準信
号VREFレベルと、コンパレータ４３により比較され、比
較結果に応じてスイッチ４４が切り換えられる。すなわ
ち、平均化回路４２の出力が基準信号VREFレベル未満で
ある場合は、基準信号VREFがVCA(voltage control ampl
itude)回路４５に出力され、他方、平均化回路４２の出
力が基準信号VREFレベルを超えた場合は、平均化回路４
２の出力がVCA 回路４５に出力される。
【０００３】しかし、平均化回路４２は抵抗４２ｒ（抵
抗値がＲ）およびコンデンサ４２ｃ（キャパシタンスが
Ｃ）により構成されているので、時定数τ（＝ＲＣ）を
有し、時定数τの期間、平均化回路４２の出力は、図５
に示すように、入力信号に追従することができない。そ
の結果、VCA 回路４５からのアナログ出力信号にオーバ
シュート（スパイク）が生じることになる。VCA 回路４
５の出力波形の一例を図６に示す。なお、図６に示す丸
はスパイクの部分を分かり易くするため便宜上付したも
のである。
抗値がＲ）およびコンデンサ４２ｃ（キャパシタンスが
Ｃ）により構成されているので、時定数τ（＝ＲＣ）を
有し、時定数τの期間、平均化回路４２の出力は、図５
に示すように、入力信号に追従することができない。そ
の結果、VCA 回路４５からのアナログ出力信号にオーバ
シュート（スパイク）が生じることになる。VCA 回路４
５の出力波形の一例を図６に示す。なお、図６に示す丸
はスパイクの部分を分かり易くするため便宜上付したも
のである。
【０００４】平均化回路を備えていない自動利得制御回
路の例としては、例えば、特開平4-243309号に記載され
たものが知られている。この自動利得制御回路では、図
７に示すように、入力されたアナログ入力信号はVCA 回
路７３により処理され、処理された信号が全波整流回路
７１により整流され、ピークホールド回路７２によりピ
ークホールドされる。ピークホールド回路７２により処
理して得られた信号により、VCA 回路７３が制御され
る。
路の例としては、例えば、特開平4-243309号に記載され
たものが知られている。この自動利得制御回路では、図
７に示すように、入力されたアナログ入力信号はVCA 回
路７３により処理され、処理された信号が全波整流回路
７１により整流され、ピークホールド回路７２によりピ
ークホールドされる。ピークホールド回路７２により処
理して得られた信号により、VCA 回路７３が制御され
る。
【０００５】
【発明が解決しようとする課題】しかしながら、VCA 回
路７３の出力をフィードバックしてVCA 回路７３を制御
するようにしたので、無入力から大きな信号を入力した
時に過大出力（オーバシュート）が一瞬出力された。
路７３の出力をフィードバックしてVCA 回路７３を制御
するようにしたので、無入力から大きな信号を入力した
時に過大出力（オーバシュート）が一瞬出力された。
【０００６】本発明の目的は、上記のような問題点を解
決し、無入力から大きな信号を入力した時に過大出力
（オーバシュート）が一瞬出力されることを防止するこ
とにある。
決し、無入力から大きな信号を入力した時に過大出力
（オーバシュート）が一瞬出力されることを防止するこ
とにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、アナログ入力信号を整流する整流手
段と、該整流手段による整流により得られた信号のピー
クをホールドするピークホールド手段と、該ピークホー
ルド手段によりホールドされた信号レベルと所定の基準
信号レベルとを比較する比較手段と、該比較手段により
比較した結果、前記ピークホールド手段の出力が前記基
準信号レベル未満である場合は、前記基準信号に切り換
え、前記ピークホールド手段の出力が前記基準信号レベ
ルを超える場合は、前記ピークホールド手段の出力に切
り換える切り換え手段と、該切り換え手段により得られ
た信号に応じて前記アナログ入力信号レベルを制御する
制御手段とを備えたことを特徴とする。
るため、本発明は、アナログ入力信号を整流する整流手
段と、該整流手段による整流により得られた信号のピー
クをホールドするピークホールド手段と、該ピークホー
ルド手段によりホールドされた信号レベルと所定の基準
信号レベルとを比較する比較手段と、該比較手段により
比較した結果、前記ピークホールド手段の出力が前記基
準信号レベル未満である場合は、前記基準信号に切り換
え、前記ピークホールド手段の出力が前記基準信号レベ
ルを超える場合は、前記ピークホールド手段の出力に切
り換える切り換え手段と、該切り換え手段により得られ
た信号に応じて前記アナログ入力信号レベルを制御する
制御手段とを備えたことを特徴とする。
【０００８】
【作用】本発明では、アナログ入力信号を整流手段によ
り整流し、整流により得られた信号のピークをピークホ
ールド手段によりホールドし、ホールドされた信号レベ
ルと所定の基準信号レベルとを比較手段により比較し、
比較した結果、ピークホールド手段の出力が基準信号レ
ベル未満である場合は、切り換え手段により基準信号に
切り換え、ピークホールド手段の出力が基準信号レベル
を超える場合は、切り換え手段によりピークホールド手
段の出力に切り換え、切り換え手段により得られた信号
に応じて、アナログ入力信号レベルを制御手段により制
御する。
り整流し、整流により得られた信号のピークをピークホ
ールド手段によりホールドし、ホールドされた信号レベ
ルと所定の基準信号レベルとを比較手段により比較し、
比較した結果、ピークホールド手段の出力が基準信号レ
ベル未満である場合は、切り換え手段により基準信号に
切り換え、ピークホールド手段の出力が基準信号レベル
を超える場合は、切り換え手段によりピークホールド手
段の出力に切り換え、切り換え手段により得られた信号
に応じて、アナログ入力信号レベルを制御手段により制
御する。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１０】図１は本発明の一実施例を示す。図１にお
いて、１は全波整流回路であり、アナログ入力信号を全
波整流するものである。２はピークホールド回路であ
り、全波整流回路１からの信号のピークをホールドする
ものである。３はコンパレータであり、ピークホールド
回路２の出力レベルと基準信号VREFのレベルとを比較
し、比較結果に応じてスイッチ４を切り換えるものであ
る。５はVCA 回路であり、スイッチ４を介して得られた
信号に応じてアナログ入力信号レベルを制御するもので
ある。
いて、１は全波整流回路であり、アナログ入力信号を全
波整流するものである。２はピークホールド回路であ
り、全波整流回路１からの信号のピークをホールドする
ものである。３はコンパレータであり、ピークホールド
回路２の出力レベルと基準信号VREFのレベルとを比較
し、比較結果に応じてスイッチ４を切り換えるものであ
る。５はVCA 回路であり、スイッチ４を介して得られた
信号に応じてアナログ入力信号レベルを制御するもので
ある。
【００１１】次に、動作を説明する。
【００１２】アナログ入力信号は全波整流回路１により
全波整流され、全波整流回路１の出力のピークがピーク
ホールド回路２によりホールドされる。そして、ピーク
ホールド回路２の出力と、基準信号VREFがコンパレータ
３により比較され、比較結果に応じてスイッチ４を切り
換える。すなわち、ピークホールド回路２の出力が基準
信号VREFレベル未満である場合は、基準信号VREFに切り
換え、他方、ピークホールド回路２の出力が基準信号VR
EFレベルを超える場合は、ピークホールド回路２の出力
に切り換える。そして、スイッチ４を介して得られた信
号に応じて、VCA 回路５により、アナログ入力信号のレ
ベルを制御する。VCA 回路５の出力は、そのレベルが
（VCA 回路５の入力）／（スイッチ４を介して得られた
信号）のアナログ信号となる。
全波整流され、全波整流回路１の出力のピークがピーク
ホールド回路２によりホールドされる。そして、ピーク
ホールド回路２の出力と、基準信号VREFがコンパレータ
３により比較され、比較結果に応じてスイッチ４を切り
換える。すなわち、ピークホールド回路２の出力が基準
信号VREFレベル未満である場合は、基準信号VREFに切り
換え、他方、ピークホールド回路２の出力が基準信号VR
EFレベルを超える場合は、ピークホールド回路２の出力
に切り換える。そして、スイッチ４を介して得られた信
号に応じて、VCA 回路５により、アナログ入力信号のレ
ベルを制御する。VCA 回路５の出力は、そのレベルが
（VCA 回路５の入力）／（スイッチ４を介して得られた
信号）のアナログ信号となる。
【００１３】従って、ピークホールド回路２の出力が基
準信号VREFレベルを超える場合は、VCA 回路５の出力は
一定となり、ピークホールド回路２の出力が基準信号VR
EFレベル未満である場合は、VCA 回路５の出力はリニア
になる。
準信号VREFレベルを超える場合は、VCA 回路５の出力は
一定となり、ピークホールド回路２の出力が基準信号VR
EFレベル未満である場合は、VCA 回路５の出力はリニア
になる。
【００１４】上述した、ピークホールド回路２の出力が
基準信号VREFレベルを超える場合、図４に示す従来例で
は、既に説明したように、平均化回路４２の出力が入力
信号に追従することができず、VCA 回路の出力にオーバ
シュートを生じたが、本実施例では、ピークホールド回
路５によりホールドされた図２に示す信号のピーク（極
大値）がスイッチ４を介してVCA 回路５に入力される、
すなわち、フィードホワードされるので、VCA 回路５の
出力にはオーバシュートは生じない。VCA 回路５の出力
波形の一例を図３に示す。
基準信号VREFレベルを超える場合、図４に示す従来例で
は、既に説明したように、平均化回路４２の出力が入力
信号に追従することができず、VCA 回路の出力にオーバ
シュートを生じたが、本実施例では、ピークホールド回
路５によりホールドされた図２に示す信号のピーク（極
大値）がスイッチ４を介してVCA 回路５に入力される、
すなわち、フィードホワードされるので、VCA 回路５の
出力にはオーバシュートは生じない。VCA 回路５の出力
波形の一例を図３に示す。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、無入力から大きな信号を入
力した時に過大出力（オーバシュート）が一瞬出力され
ることを防止することができる。
上記のように構成したので、無入力から大きな信号を入
力した時に過大出力（オーバシュート）が一瞬出力され
ることを防止することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】ピークホールドを説明するための説明図であ
る。
る。
【図３】VCA 回路５の出力波形の一例を示す波形図であ
る。
る。
【図４】自動利得制御回路の第１の従来例を示すブロッ
ク図である。
ク図である。
【図５】平均化回路４２の出力が入力信号に追従しない
ことを説明するための説明図である。
ことを説明するための説明図である。
【図６】図４に示すVCA 回路４５の出力波形の一例を示
す波形図である。
す波形図である。
【図７】自動利得制御回路の第２の従来例を示すブロッ
ク図である。
ク図である。
１ 全波整流回路 ２ ピークホールド回路 ３ コンパレータ ４ スイッチ ５ VCA 回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 健次 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (1)
- 【請求項１】 アナログ入力信号を整流する整流手段
と、 該整流手段による整流により得られた信号のピークをホ
ールドするピークホールド手段と、 該ピークホールド手段によりホールドされた信号レベル
と所定の基準信号レベルとを比較する比較手段と、 該比較手段により比較した結果、前記ピークホールド手
段の出力が前記基準信号レベル未満である場合は、前記
基準信号に切り換え、前記ピークホールド手段の出力が
前記基準信号レベルを超える場合は、前記ピークホール
ド手段の出力に切り換える切り換え手段と、 該切り換え手段により得られた信号に応じて前記アナロ
グ入力信号レベルを制御する制御手段とを備えたことを
特徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18341994A JPH0851331A (ja) | 1994-08-04 | 1994-08-04 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18341994A JPH0851331A (ja) | 1994-08-04 | 1994-08-04 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851331A true JPH0851331A (ja) | 1996-02-20 |
Family
ID=16135456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18341994A Pending JPH0851331A (ja) | 1994-08-04 | 1994-08-04 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851331A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998025340A1 (en) * | 1996-12-06 | 1998-06-11 | Nippon Telegraph And Telephone Corporation | Automatic dynamic range controlling circuit |
| JP2009027364A (ja) * | 2007-07-18 | 2009-02-05 | Sanyo Electric Co Ltd | 自動利得増幅回路 |
| US9925146B2 (en) | 2009-07-22 | 2018-03-27 | Grünenthal GmbH | Oxidation-stabilized tamper-resistant dosage form |
-
1994
- 1994-08-04 JP JP18341994A patent/JPH0851331A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998025340A1 (en) * | 1996-12-06 | 1998-06-11 | Nippon Telegraph And Telephone Corporation | Automatic dynamic range controlling circuit |
| EP0944166A4 (en) * | 1996-12-06 | 2004-12-29 | Nippon Telegraph & Telephone | AUTOMATIC DYNAMIC RANGE CONTROL |
| JP2009027364A (ja) * | 2007-07-18 | 2009-02-05 | Sanyo Electric Co Ltd | 自動利得増幅回路 |
| US9925146B2 (en) | 2009-07-22 | 2018-03-27 | Grünenthal GmbH | Oxidation-stabilized tamper-resistant dosage form |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961220 |