JPH01200716A - 電子回路 - Google Patents
電子回路Info
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- JPH01200716A JPH01200716A JP2527388A JP2527388A JPH01200716A JP H01200716 A JPH01200716 A JP H01200716A JP 2527388 A JP2527388 A JP 2527388A JP 2527388 A JP2527388 A JP 2527388A JP H01200716 A JPH01200716 A JP H01200716A
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- Japan
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- type
- power supply
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- Pending
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- 230000003247 decreasing effect Effects 0.000 abstract 3
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000003623 enhancer Substances 0.000 description 2
- 101000693444 Homo sapiens Zinc transporter ZIP2 Proteins 0.000 description 1
- 102100025451 Zinc transporter ZIP2 Human genes 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路に関し、特に電源電圧が過去に降下し
たことがあるかどうかを検出する電子回路に関する。
たことがあるかどうかを検出する電子回路に関する。
従来のこの種の電子回路には第３図の回路がある。
第３図の従来例の動作は次のとおりである。インバータ
ー３４のしきい値は電源電圧に対して直線的な依存性を
有している。一方、Ｐ型エンハンスメン）ｆｆ１Ｍ０８
ＦＥＴ３１ とＮ型エンハンスメント型ＭＯＳＦＥＴ３
２から作られる電圧分割器の出力は、Ｎ型エンハンスメ
ント型ＭＯＳＦＥＴ３２に比べＰ型エンハンスメント型
ＭＯＳＦＥＴ３１のデイメンジョン金大きく設定するこ
とによシ、電源レベルよりＰ型エンハンスメン）ＷＭＯ
ＳＦＥＴ３１のしきい値電圧分だけ低い値とすることが
できる。これはＰ型エンハンスメントｆｉＭＯＳＦＥＴ
３１のゲートとドレインが接続されているので、電圧分
割器の出力が、もし、電源レベルよ１ｆｆｉ工ンハンス
メント型ＭＯＳＦＥＴ３１のしきい値電圧分だけ低い値
より高くなると、Ｐ型エンハンスメント型ＭＯＳＦＥＴ
３１がＯＦ Ｆし電圧分割器の出力が下がり、もし、電
圧分割器の出力が下が多過ぎるとＰ型エンハンスメント
型ＭＯＳＦＥＴ３１のデイメンジョンがＮ型エンハンス
メント型ＭＯＳＦＥＴ３２のデイメンジョンに比べ大き
いので電圧分割器の出力はＰ型エンハンスメント型ＭＯ
ＳＦＥＴ３１により引き上げられるためである。
ー３４のしきい値は電源電圧に対して直線的な依存性を
有している。一方、Ｐ型エンハンスメン）ｆｆ１Ｍ０８
ＦＥＴ３１ とＮ型エンハンスメント型ＭＯＳＦＥＴ３
２から作られる電圧分割器の出力は、Ｎ型エンハンスメ
ント型ＭＯＳＦＥＴ３２に比べＰ型エンハンスメント型
ＭＯＳＦＥＴ３１のデイメンジョン金大きく設定するこ
とによシ、電源レベルよりＰ型エンハンスメン）ＷＭＯ
ＳＦＥＴ３１のしきい値電圧分だけ低い値とすることが
できる。これはＰ型エンハンスメントｆｉＭＯＳＦＥＴ
３１のゲートとドレインが接続されているので、電圧分
割器の出力が、もし、電源レベルよ１ｆｆｉ工ンハンス
メント型ＭＯＳＦＥＴ３１のしきい値電圧分だけ低い値
より高くなると、Ｐ型エンハンスメント型ＭＯＳＦＥＴ
３１がＯＦ Ｆし電圧分割器の出力が下がり、もし、電
圧分割器の出力が下が多過ぎるとＰ型エンハンスメント
型ＭＯＳＦＥＴ３１のデイメンジョンがＮ型エンハンス
メント型ＭＯＳＦＥＴ３２のデイメンジョンに比べ大き
いので電圧分割器の出力はＰ型エンハンスメント型ＭＯ
ＳＦＥＴ３１により引き上げられるためである。
以上の様に電源電圧が低い場合はＰ型エンハンスメン）
型ＭＯＳＦＥＴ３１ とＮｆｉエンハンスメント型ＭＯ
ＳＦＥＴ３２から作られる電圧分割器の出力はＧＮＤレ
ベル寄りとなジ、インバーター３４の出力は電源レベル
とがる。電源電圧が高い場合は電圧分割器の出力は電源
レベル寄りとなり、インバーター３４の出力はＧＮＤレ
ベルとなる。
型ＭＯＳＦＥＴ３１ とＮｆｉエンハンスメント型ＭＯ
ＳＦＥＴ３２から作られる電圧分割器の出力はＧＮＤレ
ベル寄りとなジ、インバーター３４の出力は電源レベル
とがる。電源電圧が高い場合は電圧分割器の出力は電源
レベル寄りとなり、インバーター３４の出力はＧＮＤレ
ベルとなる。
上述した従来の電子回路は、インバーター３４の入力し
きい値の電源電圧依存性とＰ型エンハンスメント型ＭＯ
Ｓ ＰＥＴ ３１ トＮＨ１エンハンスメント型ＭＯＳ
ＦＥＴ３２から作られる電圧分割器の出力の電源電圧依
存性の差を利用しているが、インバーター３４及び管用
分割器ともに必要な電源電圧依存性を得るためＰ型エン
ハンスメント型ＭＯＳＦＥＴとＮ型エンハンスメ°ント
型ＭＯ８ｌｌｉ”ＥＴのデイメンジョンの比が製造時の
バラツキに影響を受けない様にＬＳＩチップ上の面積音
大きくする必要があるという欠点がある。
きい値の電源電圧依存性とＰ型エンハンスメント型ＭＯ
Ｓ ＰＥＴ ３１ トＮＨ１エンハンスメント型ＭＯＳ
ＦＥＴ３２から作られる電圧分割器の出力の電源電圧依
存性の差を利用しているが、インバーター３４及び管用
分割器ともに必要な電源電圧依存性を得るためＰ型エン
ハンスメント型ＭＯＳＦＥＴとＮ型エンハンスメ°ント
型ＭＯ８ｌｌｉ”ＥＴのデイメンジョンの比が製造時の
バラツキに影響を受けない様にＬＳＩチップ上の面積音
大きくする必要があるという欠点がある。
本発明の電子回路は、ドレインを第１の電源に接続した
第１の型のデプレッション型ＭＯＳＦＥＴのソースにス
イッチの一端を接続し該スイッチの他端に第２の型のデ
プレッション型ＭＯ８ＦＢＴのソースを接続し、該第２
の型のデプレッション型ＭＯＳＦＥＴのゲートを該第１
の電源に接続し、該第１の型のデプレッション型ＭＯ８
ＦＢ’ｌｌ’のゲートを該第２の型のデプレッション型
ＭＯＳＦＥＴのドレインに接続し、該第２の型のデプレ
ッション型ＭＯＳＦＥＴのドレインを抵抗の一端に接続
し、該抵抗の他端を第２の電源に接続し、該第２の型の
デプレッション型ＭＯＳＦＥＴの）−レインを出力とし
ている。
第１の型のデプレッション型ＭＯＳＦＥＴのソースにス
イッチの一端を接続し該スイッチの他端に第２の型のデ
プレッション型ＭＯ８ＦＢＴのソースを接続し、該第２
の型のデプレッション型ＭＯＳＦＥＴのゲートを該第１
の電源に接続し、該第１の型のデプレッション型ＭＯ８
ＦＢ’ｌｌ’のゲートを該第２の型のデプレッション型
ＭＯＳＦＥＴのドレインに接続し、該第２の型のデプレ
ッション型ＭＯＳＦＥＴのドレインを抵抗の一端に接続
し、該抵抗の他端を第２の電源に接続し、該第２の型の
デプレッション型ＭＯＳＦＥＴの）−レインを出力とし
ている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。図中、１１
はＰ型デプレッション型ＭＯＳＦＥＴ。
はＰ型デプレッション型ＭＯＳＦＥＴ。
１２はスイッチ、１３はＮ型デプレッション型ＭＯＳＦ
ＥＴ、１４は抵抗、１５は出力信号線、１６は制御信号
線、１７はグラウンド、１８は電源である。
ＥＴ、１４は抵抗、１５は出力信号線、１６は制御信号
線、１７はグラウンド、１８は電源である。
電源が印加されている状態で制御信号線１６がＧＮＤレ
ベルになると、スイッチ１２はＯＦ’Ｆ状態となシ、出
力信号線１５及びＰ型デプレッション型ＭＯＳＦＥＴ１
１のゲートは電源レベルとな５Ｎ型デプレッション型Ｍ
ＯＳＦＥＴ１３のソースは電源に近いレベルとなＪ、Ｎ
型デプレッション型ＭＯＳＦＥＴ１３のゲートはＧＮＤ
レベルとなｐＰ型デプレッション型ＭＯＳＦＥＴＩＩの
ン−スはＧＮＤレベルとなる。よってＮ型デプレッショ
ン型ＭＯＳＦＥＴ１３のゲートには絶対値が電源電圧の
値に近い負のゲートノース間電圧が印加されるからＮ型
テプレッション型Ｍ ＯＳ Ｆ Ｅ Ｔ１３はＯＦＦ状
態となｐ１Ｐ型デプレッション型ＭＯＳＦＥＴＩＩには
絶対値が電源電圧の値に近い正のゲート／ノース間電圧
が印加されるからＰ型デプレッション型ＭＯＳＦＥＴＩ
ＩもＯＦＦ状態となる。
ベルになると、スイッチ１２はＯＦ’Ｆ状態となシ、出
力信号線１５及びＰ型デプレッション型ＭＯＳＦＥＴ１
１のゲートは電源レベルとな５Ｎ型デプレッション型Ｍ
ＯＳＦＥＴ１３のソースは電源に近いレベルとなＪ、Ｎ
型デプレッション型ＭＯＳＦＥＴ１３のゲートはＧＮＤ
レベルとなｐＰ型デプレッション型ＭＯＳＦＥＴＩＩの
ン−スはＧＮＤレベルとなる。よってＮ型デプレッショ
ン型ＭＯＳＦＥＴ１３のゲートには絶対値が電源電圧の
値に近い負のゲートノース間電圧が印加されるからＮ型
テプレッション型Ｍ ＯＳ Ｆ Ｅ Ｔ１３はＯＦＦ状
態となｐ１Ｐ型デプレッション型ＭＯＳＦＥＴＩＩには
絶対値が電源電圧の値に近い正のゲート／ノース間電圧
が印加されるからＰ型デプレッション型ＭＯＳＦＥＴＩ
ＩもＯＦＦ状態となる。
回路の各点の電位が前記の状態となった後制御信号線１
６’に電源レベルとし、スイッチ１２’ｋＯＮ状態とす
る。この時Ｎ型デプレッション型ＭＯ８ＦＥ’ｌ” １
３（７）ソースの電位はＰ型デプレッション型ＭＯＳＦ
ＥＴＩ １のソースの電位と等しいが、この電位はＧＮ
Ｄレベルがら電源レベルまでのいずれかの値をとる。
６’に電源レベルとし、スイッチ１２’ｋＯＮ状態とす
る。この時Ｎ型デプレッション型ＭＯ８ＦＥ’ｌ” １
３（７）ソースの電位はＰ型デプレッション型ＭＯＳＦ
ＥＴＩ １のソースの電位と等しいが、この電位はＧＮ
Ｄレベルがら電源レベルまでのいずれかの値をとる。
まずＮ型デプレッション型ＭＯＳＦＥＴ１３のソースの
電位がＧＮＤレベルもしくはＧＮＤに近いレベルにある
とする。この時はＮ型デプレッション型ＭＯＳＦＥＴ１
３はゲート／ノース間電圧は小さくなるためＯＮ状態と
なるがＰ型デプレッション型ＭＯＳＦＥＴＩＩは絶対値
が電源電圧に近いケート／ノース間電圧が印加されるた
めＯＦＦ状態となる。
電位がＧＮＤレベルもしくはＧＮＤに近いレベルにある
とする。この時はＮ型デプレッション型ＭＯＳＦＥＴ１
３はゲート／ノース間電圧は小さくなるためＯＮ状態と
なるがＰ型デプレッション型ＭＯＳＦＥＴＩＩは絶対値
が電源電圧に近いケート／ノース間電圧が印加されるた
めＯＦＦ状態となる。
又はＮ型テプレッション型ＭＯＳＦＥＴ１３のソース電
位すなわちＰ型デプレッション型ＭＯＳＦＥＴ１１のソ
ース電位が電源レベルもしくは電源に近いレベルにある
とする。この時はＰ型デプレッション型ＭＯＳＦＥＴ１
１はゲート／ノー２間電圧が小さくなるためＯＮ状態と
なるがＮ型デプレッション型ＭＯＳＦＥＴ１３は絶対値
が電源電圧に近いゲート・ノース間電圧が印加されるた
めＯＦＦ状態となる。
位すなわちＰ型デプレッション型ＭＯＳＦＥＴ１１のソ
ース電位が電源レベルもしくは電源に近いレベルにある
とする。この時はＰ型デプレッション型ＭＯＳＦＥＴ１
１はゲート／ノー２間電圧が小さくなるためＯＮ状態と
なるがＮ型デプレッション型ＭＯＳＦＥＴ１３は絶対値
が電源電圧に近いゲート・ノース間電圧が印加されるた
めＯＦＦ状態となる。
又はＮ型デプレッション型ＭＯＳＦＥＴ１３のソース電
位がＧＮＤと電源のほぼ中間の場合にはＮ型デプレッシ
ョン型ＭＯ８ＦＢＴＩ ３ 、Ｐ型デプレッション型Ｍ
Ｏ８ＰＥＴＩＩともにＯＦＦ状態となる。
位がＧＮＤと電源のほぼ中間の場合にはＮ型デプレッシ
ョン型ＭＯ８ＦＢＴＩ ３ 、Ｐ型デプレッション型Ｍ
Ｏ８ＰＥＴＩＩともにＯＦＦ状態となる。
この様にスイッチ１２がＯＮ状態となった後でも少々く
ともＮ型デグレッション型ＭＯＳＦＥＴ１３、Ｐ型デプ
レッション型ＭＯＳＦＥＴ１１のいずれか一方はＯＦＦ
状態となるので出力信号線１５は電源レベルのまま保持
される。
ともＮ型デグレッション型ＭＯＳＦＥＴ１３、Ｐ型デプ
レッション型ＭＯＳＦＥＴ１１のいずれか一方はＯＦＦ
状態となるので出力信号線１５は電源レベルのまま保持
される。
次に電源電圧が小さくなった場合を考えると、Ｎ型デプ
レッション型ＭＯＳＦＥＴ１３及びＰ型テプレッション
型ＭＯＳＦＥＴＩＩのいずれもノース／ゲート間電圧が
小さくなるためＯＮ状態となる。そのためＮ型デプレッ
ション型ＭＯ８［Ｔ１３のドレインとソース及びＰ型デ
プレッション型ＭＯＳＦＥＴ１１のゲート及びドレイン
の電位はほぼＧＮＤレベルとな５Ｎ型デプレッション型
ＭＯＳＦＥＴ１３及びＰ型テプレッション型ＭＯＳＦＥ
ＴＩ １のいずれもがＯＮ状態である状態は安定する。
レッション型ＭＯＳＦＥＴ１３及びＰ型テプレッション
型ＭＯＳＦＥＴＩＩのいずれもノース／ゲート間電圧が
小さくなるためＯＮ状態となる。そのためＮ型デプレッ
ション型ＭＯ８［Ｔ１３のドレインとソース及びＰ型デ
プレッション型ＭＯＳＦＥＴ１１のゲート及びドレイン
の電位はほぼＧＮＤレベルとな５Ｎ型デプレッション型
ＭＯＳＦＥＴ１３及びＰ型テプレッション型ＭＯＳＦＥ
ＴＩ １のいずれもがＯＮ状態である状態は安定する。
そのため電源電圧が一度小さくなった後、回復してもＮ
型デプレッション型ＭＯＳＦＥＴ１３のドレインの電位
すなわち出力信号線１５の電位はははＧＮＤレベルのま
まとなる。
型デプレッション型ＭＯＳＦＥＴ１３のドレインの電位
すなわち出力信号線１５の電位はははＧＮＤレベルのま
まとなる。
以上の様に出力信号線１５の電位を観測することによシ
ミ原電圧が過去に降下したことがあるがどうかを知るこ
とができる。
ミ原電圧が過去に降下したことがあるがどうかを知るこ
とができる。
この電子回路は第３図の様な正確なエンノ・ンスメント
型Ｍ０８ＦＥＴのデイメンジョンの比を必要とせず、さ
らに少ないトランジスタで構成できるのでＬＳＩチップ
上で電子回路が占める面積が大きくなることはない。
型Ｍ０８ＦＥＴのデイメンジョンの比を必要とせず、さ
らに少ないトランジスタで構成できるのでＬＳＩチップ
上で電子回路が占める面積が大きくなることはない。
第２図は本発明の第２の実施例の回路図である。
この実施例では第１の実施例の回路のＮ型デプレッショ
ン型ＭＯＳＦＥＴのドレインとＧＮＤの間にコンデンサ
２９が追加されている。
ン型ＭＯＳＦＥＴのドレインとＧＮＤの間にコンデンサ
２９が追加されている。
電源電圧がＯＶＯ時はコンデンサ２９は放電された状態
にあ夛、コンデンサ２９の２つの電極の電位差はＯＶで
ある。電源が０■から立上がった瞬間もコンデンサ２９
の２つの電極の電位差は０■のままであるから出力信号
Ｍ２５はＧＮＤレベルとなる。
にあ夛、コンデンサ２９の２つの電極の電位差はＯＶで
ある。電源が０■から立上がった瞬間もコンデンサ２９
の２つの電極の電位差は０■のままであるから出力信号
Ｍ２５はＧＮＤレベルとなる。
この様に第２の実施例では電源立上り時においても回路
を安定に動作させることができるという利点がある。
を安定に動作させることができるという利点がある。
以上説明したように本発明は、デプレッション＝９ ＝
型ＭＯＳＦＥＴの特性を利用することによシ、電源電圧
が過去に降下したことがあるかどうかを検出する電子回
路がＬＳＩチップ上で占める面積を小さくできる効果が
ある。
が過去に降下したことがあるかどうかを検出する電子回
路がＬＳＩチップ上で占める面積を小さくできる効果が
ある。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来例の回路図である。 １１・・・・・・Ｐ型デプレッション型ＭＯＳＦＥＴ。 １２・・・・・・スイッチ、１３・・・・・・Ｎ型デプ
レッション型ＭＯＳＦＥＴ、１４・・・・・・抵抗、１
５・・・・・・出力信号線、１６・・・・・・制御信号
線、１７・・・・・・ＧＮＤ、１８・−・・・・電源。 代理人 弁理士 内 原 晋 第１図 第２図
他の実施例の回路図、第３図は従来例の回路図である。 １１・・・・・・Ｐ型デプレッション型ＭＯＳＦＥＴ。 １２・・・・・・スイッチ、１３・・・・・・Ｎ型デプ
レッション型ＭＯＳＦＥＴ、１４・・・・・・抵抗、１
５・・・・・・出力信号線、１６・・・・・・制御信号
線、１７・・・・・・ＧＮＤ、１８・−・・・・電源。 代理人 弁理士 内 原 晋 第１図 第２図
Claims (1)
- ドレインを第１の電源に接続した第１の型のデプレッシ
ョン型ＭＯＳＦＥＴのソースにスイッチの一端を接続し
該スイッチの他端に第２の型のデプレッション型ＭＯＳ
ＦＥＴのソースを接続し、該第２の型のデプレッション
型ＭＯＳＦＥＴのゲートを該第１の電源に接続し、該第
１の型のデプレッション型ＭＯＳＦＥＴのゲートを該第
２の型のデプレッション型ＭＯＳＦＥＴのドレインに接
続し、該第２の型のデプレッション型ＭＯＳＦＥＴのド
レインを抵抗の一端に接続し、該抵抗の他端を第２の電
源に接続し、該第２のデプレッション型ＭＯＳＦＥＴの
ドレインを出力とすることを特徴とする電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2527388A JPH01200716A (ja) | 1988-02-04 | 1988-02-04 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2527388A JPH01200716A (ja) | 1988-02-04 | 1988-02-04 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200716A true JPH01200716A (ja) | 1989-08-11 |
Family
ID=12161424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2527388A Pending JPH01200716A (ja) | 1988-02-04 | 1988-02-04 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200716A (ja) |
-
1988
- 1988-02-04 JP JP2527388A patent/JPH01200716A/ja active Pending
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