JPH01200728A - ベースバンドモデム用アナログ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は定義法論理回路と協働し、例えば）戸波、増幅
、アナログ遅延の実行、比較、非線形構成による自動等
化等の電子的作用を電気信号に対して行なう素子からな
るベースバンドモデム用アナログ回路に関する。

かかるアナログ回路は［二線により二重式に動作するベ
ースバンドモデム」について説明する刊行物［コミュタ
シオン　エ　トランスミジオン］１９８５年第１号に開
示されている。そのモデムは、主として送信、エコーキ
ャンセレーション及び受信に関連する作用を行ない、増
幅、Ｐ波、アナログ遅延の実行、比較及び自動等化等の
アナ［１グ作用を行なう複数の受動及び能動バイポーラ
回路を有する定義法論理回路から構成される。特に等化
は、キャパシタを一定量短絡するダイオードの作用によ
り遮断周波数が自動的に変化せしめられる高域フィルタ
からなる非線形構成により行なわれる。かかるモデムは
既にある程度の集積化がなされているが、さらにより小
形にして信頼性を増し、また電力消費をより減らずよう
幾つかのアナログ作用をＣＭＯ８集積回集積回路台して
定筏済論理回路に直接付随しうるようにすることが望ま
しい。

しかしこれらのアナログ作用の集積化は回動であり、特
に自動等化に必要なダイオードをＣＭＯＳテクノロジー
で実現するのは不可能であった。

本発明の目的はこの種の困難を解決して容積及び電力消
費を大幅に低減することによりかかるモデムの信頼性及
び再現性を改善しつつそのコス１〜を下げることにある
。

上記の目的のため、前述の如き種類のベースバンドモデ
ム用アナログ回路は、定義法論理回路に直接接続される
よう単一クロックで駆動される切換キャパシタを有する
フィルタを用いるＣＭＯＳテクノロジーによりモノリシ
ックに集積化される。

周波数はモデムの送信クロック周波数の倍数であり、前
記フィルタはデータレートに自動的に適合し、単一種類
の切換キャパシタを有する回路により信号を変化させ及
び対称的にクリッピングすることで、特に制御によらず
に自動等化様が行なわれる。

単一クロックにより駆動される切換キャパシタ式フィル
タに基くかかる実施例によれば、モデムのフィルタの組
を同時に切換えることができる。

これはつまりフィルタの切換わりが順次でないというこ
とであり、従ってモデムにおいて周波数変化があった際
モデムは同期モード又は非同期モードで動作する。さら
に、自動等化作用の再現のため単一種類の切換キャパシ
タを有するフィルタを用いることは、確率的勾配アルゴ
リズム又は幾つかの高域フィルタの自動切換を用いる従
来技術と比べて非常に単純で融通性にとむ。等化は、ラ
イン長に応じ受信信号のレベルが多かれ少なかれ高レベ
ルとなった際に信号の可変で対称的なりリッピングを行
なうことでなされる。こうして多かれ少なかれクリッピ
ングされた信号は、さらに復〜号中の正しいインタプリ
チージョンのための固定電圧に対し対称的にクリッピン
グされる。

第１図は、主どして定義法論理回路ＰＬＯに接続される
２４個の接続端子を有するベースバンドアナログ回路Ｂ
ＢＡＣを示す。種々の接続端子の幾つかの機能について
は第２図についての記述中で説明する。

供給電圧は端子ＶＤＤ、ＶＳＳ及びＶＲＥＦに印加され
、互いに減結合されている（減結合キャパシタは図面に
は示されていない）。回路ＢＢ八Ｃ及びＰＬＣの供給端
子ＶＳＳはＯｖ電位に調整され、一方供給端子ＶＤＤは
正電位（例えば１０Ｖ±５％）に調整される。回路ＢＢ
ＡＣの供給端子ＶＲＥＦの電位は（ＶＤＤ−ＶＳＳ）／
２に等しい（公差は例えば±１％）。ＦＯを例えば１ｋ
Ｈ２から２１ｋＨｚまで変化しうる基準周波数とするど
、回路ＰＩＣは、回路ＢＢＡＣへ送信するクロックＨＲ
及びクロックＨＥを発生する。クロックＨＲ−４８ＦＯ
は回路ＢＢＡＣの一般的クロックであり、一方クロック
ｌ−Ｉ　Ｅ　＝　／１．　Ｆ　Ｏはザンプリングクロツ
クである。クロックＨＲとｌ−Ｉ　Ｅとは立下がりエツ
ジが同期される。

回路ＢＢＡＣの端子ＢＣ１，，，，ＢＡＥ及びＢには３
つの制御信号−が印加される。端子ＢＣＬへの信号［”
０”　（ＶＳＳ）又は”１　”　（ＶＤＤ）］は、ＰＩ
Ｃの端子Ｂ３から送信されてくるもので、受信側へ送信
されｌ〔信号の一部を帰還することによるルーブテス１
〜３の制御を可能とする。ラインＬを介しては信号は送
信されることはなく、接合点Ｊの側からの信号は帰還を
乱さない。端子ＢＡＦへの信号（”　Ｏ”又は１′″）
により、所定の構成に従って論理出力ＳＳ、ＳＤ、Ｓｒ
及びＤＣＲの位置決めが可能となる（これについては第
２図についての説明中で詳述する）、、従って端子ＢＣ
Ｌ及びＢＡＥへの信号により、種々の作用特に（回路Ｐ
　Ｌ　Ｃが行なう）エコーキャンセル作用につきモデム
のテストを行なうことが可能となる。また端子Ｂへの信
号（”　Ｏ”又は１″）により、連続フィルタの周波数
範囲の変更が可能となる。

異なるアナログ信号が回路ＢＢＡＣへ又はＢＢＡＣによ
り送信又は転送されて、以下の端子に現われる。

端子ＳＦ：送信フィルタＰＢＥＭにより）戸波された送
信信号出力。

端子ＳＲ：抵抗出力。回路ＢＢＡＣ外部の抵抗ＩＲが端
子ＳＲと端子ＳＦとの間に介装され、送信信号のレベル
をマツチングする増幅器へＥＭの入力抵抗として働く。

端子ＳＥＭ：マッチング増幅器ＡＥＭの出力と接続され
る送信信号出力。送信信号はラインＬ側の送信ライン増
幅器ＡＬＥ方向へ送信される。増幅器ＡＥＭの負帰還抵
抗ＦＲは回路ＢＢＡＣ外部にあり、端子ＳＦＭとＳＲと
の間に介装される。

端子ＦＡ：端子ＢＣＩ−の値がｌｌ　Ｏ１１の時に信号
が印加されるアナログ入力は、一方ではフィルタＰＢＲ
Ｆに送られ、他方では等止器ＥＧＡの入力方向へ送られ
る（フィルタＰＢＲＥ及び等止器「Ｇ△は後に第２図を
参照して詳述する）。端子ＥＡに現われるアナログ信号
は、）戸波された送信信号ＳＲの一部である。

端子Ｅ１：この端子は、端子ＢＣＬの値が”　１　”の
時にフィルタＰＢＲＥの入力に接続される。端子Ｅ１に
は、ラインしからの受信ライン増幅器△Ｌ　Ｒの出力信
号が供給される。

端子Ｅ２：この端子はアナログ遅延ラインＡＤＮ（第２
図を参照して後述）の入力に接続される。

端子Ｅ２には差分回路ＤＣの出力信号が供給される。

端子ＳＥＧ：この回路は、等止器ＥＧＡの出力に接続さ
れる。

端子［３：この端子は、本発明の特徴に従がい補償ざる
べき電圧ずれが等止器ＥＧＡの出力に現われるようにす
る等止器ＥＧＡの入力である。積分回路ＲＣは、等止器
ＥＧＡの出力ＳＥＧと入力Ｅ３との間に接続される。

端子ＯＥ：”アイ″出力。等止器ＥＧＡのアナログ出力
信号が観察されるようにする。

端子Ｓ１：フィルタＰＢＲＥの出力に接続された１戸波
された受信信号出力。この１戸波された受信信号は、差
分回路ＤＣの正入力へ印加される。受信信号は実際には
エコーを伴って受信される。エコーはライン及びモデム
間のインピーダンスの違い又は遠隔モデム間の不整合に
起因し、最小にづ−るかあるいは相殺する必要がある。

このため論理回路ＰＬＯには、入来エコーを評価するエ
コーキャンセラが設（プられる。工］−キャンセラＦＣ
の出力（１０線）は、評価されたディジタルエコー信号
を伝えてディジタルアナログ変換器回路０ＡＣＣに接続
する。ディジタルアナログ変換器回路斯ＣＣは、入来す
る論理信号をアナログ評価エコー信号に変換し差分回路
ＤＣの負入力に印加する。従つて差分回路ＤＣの出力に
は、評価エコーが減算されたＰ波流受信信号が得られ、
前述の如く端子Ｅ２に印加される。

論理信号は回路ＢＢＡＣの以下の端子に供給される。

端子ＤＥＣ：送信信号入力。入力データは論理回路ＰＬ
Ｏによりコード化され送信され、端子ＤＥＣを介して送
信フィルタＰＢＥＭの入力へ伝送される。この端子から
受信コード化データが出力される。これらのコード化デ
ータは等止器ＥＧＡの出力へ送信され、端子ＤＣＲを介
してデコードさるべき対象とともに論理回路ＰＬＧに送
られる。

端子ＣＰ：この端子は、等止器ＥＧＡの入力部分に設け
られるプリ等止器フィルタＰＲＥＧの遮断周波数の制御
端子である。このフィルタＰＲＥＧは、入力に供給され
る信号を１２Ｆｏのレートでサンプリングする。端子Ｃ
Ｐにおける信号（“Ｏ″又は“’１”）により、−３ｄ
Ｂ遮断周波数ｆｃは、例えば ＣＰ＝”Ｏ”に対しては　ｆ　ｃ　＝０．２２Ｆ　。

ＣＰ＝”１”に対しては　ｆｃ　＝０．４　Ｆ。

のように切り換わる。

出力端子ＳＳ、ＳＤ及びＳｌは論理回路ＰＩ−Ｃに接続
され、端子ＢＡＥが“Ｏ″であるａ、′１には評価され
たエコーをキャンセルし、端子ＢＡＦが１１１　Ｉ＋で
ある時にはエコーキャンセラを阻止するようエコーキャ
ンセラにより用いられるエラー信号を転送する。

端子ＳＳ、ＳＤ及びＳＩは回路ＢＢＡＣ内では、クロッ
ク信号の立上がりエツジで３つの比較器Ｃ１，Ｃ２及び
Ｃ３の論理出力の値を記憶するレジスタＬＡＴに接続さ
れる。比較器Ｃ１，Ｃ２及びＣ３は遅延線ＡＤＮと協働
して、回路Ｐ　Ｌ、　Ｃのエコーキャンセラにより用い
られる値を発生する。

回路ＢＢＡＣに付随する部分の説明としては、送信ライ
ン増幅器Ａ　Ｌ　Ｅ及び受信ライン増幅器ＡＬＲはそれ
ぞれデータを（２線式）電話ラインＬより及びＬから、
送信出力ＳＥＭ及び受信人力「１より絶縁されたライン
トランスＬＴを介して送受信する。

第２図は、アナログ回路ＢＢＡＣの作用を詳細に示し、
本発明による回路の動作の様態をより良く理解するのに
必要な論理回路ＰＬＯの幾つかの作用を明らかにしたベ
ースバンドモデムのブロック図である。第１図の素子と
対応する素子には同一の参照番号を付しである。

本発明の基本思想によれば、アナログ回路はＣＭＯＳテ
クノロジーで集積化され、モデムの送信クロック周波数
の倍数の周波数を有する単一のクロックにより駆動され
る切換キャパシタ式フィルタを用い、前記フィルタはデ
ータレートに対し自動的に適合し、自動等化作用は制御
を行なわれることなしに単一種類の切換キャパシタ式フ
ィルタからなる回路により信号を可変的かつ対称的にク
リッピングすることでなされる。一方、論理回路のコン
パチビリティ、電力消費低減、及び再現性の改善が確実
になされ、また信頼性及び小形化が非常に低いコストで
さらに強められる。さらにデータレートへの自動適応は
、ＣＭＯＳテクノロジーによる切換キャパシタ式フィル
タを用いて行なわれる。つまり、単一クロックにＪ：り
駆動される切換キャパシタ式フィルタは、自動的にデー
タレートに適応する。このデータレートは例えば１ｋｂ
ｉｔから２１　ｋｂｉｔまで変化しうる。また後述の如
き単一種類の切換キャパシタ式フィルタを用いた等止器
回路を装備することにより、集積化が単純となりつつも
フィルタの傾きの調整を行なうことなしに有効な適応が
確実に行なわれる。

以下の記載における種々の種類のフィルタは、エデイジ
ョン　ド　ラ　ラジオ刊、ポールピルトステン著［し　
フィルトレ　アクチーフ」　（文献１）に記載されてい
る。

１ｉ１１０３　（４１ＲＳ　２３２−　Ｖ　２４　＞−
ニ現われる送信さるべきデータＴＤは、スクランブル回
路ＳＣＲにより論理回路ＰＬＣ内においてスクランブル
される。スクランブル回路の出力はエコーキャンセラＥ
Ｃの入力に接続され、またこの種のモデムに現在使用さ
れているバイフェーズコードにより変換されるようコー
ド化回路ＣＢＰの入力にも接続される。コード化された
信号は、集積アナログ回路ＢＢＡＣの送信信号の入力端
子ＤＥＣへ送られる。端子ＤＥＣは、論理信号を１戸波
して基準電圧ＶＲＦに対し対称なアナログ信号を回復せ
しめる送信低域フィルタＰＢＥＭの入力に接続される。

フィルタＰＢＥＭは４次のベッセル型低域フィルタであ
り（文献１参照）、本実施例に、ｌ１５けるその一３ｄ
Ｂ遮断周波数は０．９２Ｆｏで、クロック周波数ＨＲは
４８ＦＯに等しい。このフィルタＰＢＥＭには連続フィ
ルタＤＣＥＦが接続される。連続フィルタＤＣＬＦは通
常ポストサンプリングフィルタと称せられ、これにより
周波数４８Ｆｏ付近の全てのスペクトルの折り返しが除
去可能であり、また２Ｆｏ　（ＨＥ／２）より高い周波
数を除去可能である。連続フィルタＤＣＥＦは例えばバ
ターワース型のザレンキー（３ａ　ｌ　ｌ　ｅｎ−Ｋｅ
ｙ）構成の２次セルからなる（文献１）。回路ＢＢＡＣ
の動作周波数範囲が広いことから、このフィルタの遮断
周波数を切換える必要があるが、これは制御信号Ｂによ
り行なわれる。従って回路ＢＢＡＣの動作周波数Ｆｏは
、制御Ｂに応じ例えば次の如くになる。

Ｂ＝　”Ｏ”　　（ＶＳ　Ｓ　）　１２００．１８００
．２４００．３６００゜４８００、６０００．７２００ Ｂ＝”１”　　（ＶＤＤ）９６００．　１２０００．　
２４４００゜連続フィルタＤＣＥＦの出力は端子ＳＦに
接続され、端子ＳＦ自体は外部抵抗ＩＲ（第１図）の一
端に接続される。抵抗ＩＲの他端は端子ＳＲに接続され
る。抵抗ＩＲは送信信号レベル調整増幅器ＡＥＭの入力
抵抗である。端子ＳＲは、アナログ遮断器８３．１を介
して増幅器ＡＥＭの反転入力に接続される。遮断器８３
．１は、制御信号Ｂ　Ｃｌ−に応じ入力端子ＳＲと増幅
器ＡＥＭの反転入力との間を接続（又は遮断）する。増
幅器の非反転入力の電位はＶＲＥＦである。増幅器ＡＥ
Ｍの出力は端子ＳＥＭに接続される。帰還抵抗ＦＲは端
子ＳＲと端子ＳＥＭとの間に設けられる（第１図参照）
。アナログ遮断器８３．２は、制御信号ＢＣＬに応じ増
幅器ＡＥＭの反転入力と出力との間を接続（又は遮断）
する。端子ＳＥＭに現われる送信信号は、送信ライン増
幅器ＡＬＥに送られ、その後ライントランスＬＴを介し
て電話ラインＬ（２ｍ＞により送信される。増幅器ＡＥ
Ｍの目的はインタフェースの提供及びフィルタＤＣＥＦ
の出力における信号レベルの調整にある。増幅器ＡＥＭ
は外部抵抗ＩＲ及びＦＲの補助を受ける適宜の反転器と
して設けられ、その利得は常に１より小である。ＡＥＭ
の入力信号及び出力信号は、電圧ＶＲＥＦに対し対称的
なアナログ信号である。

受信方向については、遠隔モデムから電話ラインＬを通
って入来する信号は、ライントランスＬ丁領域で受信ラ
インＡＬＲの入力へ切換えられる。

この入来した信号は、遠隔モデムから実際に送信されて
きた信号と、基本的には遠隔モデム間の不整合及びライ
ンとモデム間のインピーダンスの違いに起因する工］−
信号との合成信号である。

増幅器ＡＬＲの出力は、回路ＢＢＡＣの入力端子Ｅ１を
介して、連続フィルタＤＣＲＦに続く受信低域フィルタ
ＰＢＲＥに供給される。フィルタＤＣＲＦは、２ＦＯ以
上の周波数を除去できる反折り返しフィルタであり、フ
ィルタＤＣＥＦと同様例えばバターワース型のサレンキ
ー構成の２次セルからなり（文献１）、やはり遮断周波
数は制肺信号Ｂにより切換えられる。フィルタＰＢＲＥ
の目的は、Ｅｌに入来したアナログ信号をろ波すること
にある。フィルタＰＢＲＥは、主として４次のベッセル
型低域フィルタからなり、本実施例ではその一３ｄＢ遮
断周波数は１．２５Ｆｏに等しく、クロック周波数は４
８ＦＯに等しい。フィルタＰＢＲ［の出力は出力端子Ｓ
１に接続される。入力端子Ｅ１と連続フィルタＤＣＲＦ
との間には、制御信号ＢＣＬに応じモデムが通常モード
（送受信）で動作する際にはフィルタＤＣＲＦの入力を
端子Ｅ１に接続し、モデムの内部テストの環境のために
はフィルタＤＣＲＦを入力端子ＥＡに接続して受信部を
ラインから遮断し送信信号の一部が再導入されるように
する（第１図参照）アナログ遮断器Ｂ３３が設けられて
いる。端子ＥＡはアナログ遮断器８３．４にも接続され
る。アナログ遮断器８３．４は、モデムの通常モード（
送受信）時等化器ＥＧＡの入力（入力Ｅｂ）を電圧ＲＥ
Ｆに接続し、モデムの内部テストの環境のためには等止
器ＥＧＡの入力（入力Ｆｂ）を端子ＥＡにし、等止器の
入力Ｅｂに端子ＥＡに供給される信号の一部が再導入さ
れるようにする。

前述の如く端子Ｓ１に現われる（フィルタＰＢＲＥによ
り濾波された）受信信号は、エコーを伴なう。

このエコーはエコーキャンセラＥＣにより評価され、）
戸波された受信信号から減算される。この１ｃめにエコ
ーキャンセラＥＣの出力（１０線）に現われるディジタ
ル評価済エコー信号は、ディジタルアナログ変換器回路
ＤＡＣＣによりアナログ信号に変換される。回路ＤＡＣ
Ｃの出力信号は差分回路ＤＣの負端子に印加されて、差
分増幅器ＤＣの正端子に印加されるＰ波された受信回路
から減算されるようにする。回路ＤＣの出力は回路ＢＢ
ＡＣの入力Ｅ２に接続される。

入力端子Ｅ２は、好ましくは多くとも４つのサンプルア
ンドホールド回路ＥＢ１．ＥＢ２゜−１９＝ ＥＢ３及びＥＢ４からなるアナログ遅延線ＡＤＮの入力
に対応する。遅延線ＡＤＮの目的は、遅延についてのタ
イミング図である第３図に示される如く４つのサンプル
アンドホールド回路の入力ど出力との間で２サンプリン
グ期間の遅延を行なうことである。この遅延は、通常差
分符号アルゴリズムと称せられるアルゴリズムを公知の
方法で用いるエコーキャンセラＥＣの正常動作のために
必要である。かかるエコーキャンセラの動作態様はフラ
ンス特許明細書箱２，５３４，４２７号に記載されてい
る。ラインＡＤＮの動作原理を第３図を参照して説明す
る。サンプリングクロック整形回路Ｏ８は回路ＰＬＯを
介してサンプリングクロックＨＥを入力され（第３図ａ
）、３つの信号ＨＦ１゜ＨＥ　２及びＨＬを発生する。

信号ＨＦＩ　（第３図ｂ）は、サンプルアンドホールド
回路ＥＢ１及びＥＢ２のサンプリングクロックである。

信号［−１Ｅ２（第３図Ｃ）は、サンプルアンドホール
ド回路ＦＢ２及びＥＢ４のサンプリングクロックである
。

サンプリング動作に先行して、クロックｌ−Ｉ　Ｆの立
＝　２０− 下がりエツジにおける新たな変化を受ける回路ＤＡＣＣ
の安定化時間（ＥＳＴ）に充分な長さを有する自動ゼロ
期間（Ｅ７）がある。データｎは、自動ゼロ期間ＡＺの
開始から安定化時間経過まで有効とならず、期間ＨＥＩ
又はＨＦ２の残りの時間ＳＡＴ中にサンプリングされる
。第３図ｄ、ｅ。

ｆ及びｑは、それぞれデータがサンプルアンドホールド
回路ＥＢＩ、ＥＢ２．ＥＢ３及びＥＢ４でサンプルされ
る期間を表わす。第３図りは回路Ｃ８が出力するクロッ
ク信号Ｈ１−を示し、り［１ツク信号ＨＬの立上がりエ
ツジにおける読み取り動作が２サンプリング期間遅延す
ることを表わす。

信号比較回路は遅延線ＡＤＮと協働する。この回路は３
つの比較器Ｃ１，Ｃ２及びＣ３からなり、アナログ入力
信号の比較に応じた論理信号を出ツノする。非反転入力
を有する比較器Ｃ１が出力する論理信号は、サンプルア
ンドホールド回路の出力信号の和の符号を表わす。この
ためサンプルアンドボールド回路ＥＢ１及びＥ　Ｂ、２
の出力信号は比較器Ｃ１の非反転入力に供給される。比
較器Ｃ２が出力する論理信号は、サンプルアンドホール
ド回路ＥＢ１及びＦＢ４の出力信号間の差の符呂を表わ
す。この目的のため、サンプルアンドホールド回路ＥＢ
１の出力信号は比較器Ｃ２の非反転入力に印加され、サ
ンプルアンドホールド回路ＥＢ４の出力信号は比較器Ｃ
２の反転入力に印加される。

比較器Ｃ３が出力する論理信号は一す−ンプルアンドホ
ールド回路ＥＢ１の出力信号と基準電圧ＶＲＥＦとの差
の符号を表わす。このためサンプルアンドホールド回路
ＥＢ１の出力信号は比較器Ｃ３の非反転入力に印加され
、信号ＶＲＥＦは比較器Ｃ３の反転入力に印加される。

比較器Ｃ１，Ｃ２及びＣ３の出力は負の符号に対しては
値″０′″（ＶＳＳ）を有するようにしてもよい。

比較器Ｃ１，Ｃ２及びＣ３の出力は、レジスタしＡＴの
入力に供給される。レジスタＬＡＴの目的は（回路Ｏ８
から送信されてきた）り０ツク１」シの立上がりエツジ
で前記比較器が出力する論理値を記憶することである。

アナログ回路ＢＢへＣの構成を単純にするために、重畳
が僅かであっても所定回路中のデータｎ及び前記２サン
プリング期間遅延されたデータ（ｎ−２）のサンプリン
グが可能であるよう、回路ＢＢＡＣは、ラッチ型レジス
タに接続された４つのみのサンプルアンドホールド回路
からなるアナログ遅延線からなる。かかる接続により、
互いに２サンプリング期間遅延した２つのデータのサン
プリングに不可欠であった５つのサンプルアンドホール
ド回路を用いる必要がない。５番目のサンプルアンドホ
ールド回路よりはラッチ型レジスタを集積化する方が容
易であるから、回路ＢＢＡＣの構造は単純化される。従
って第３図ｄ２ｇ及びｈから、重畳が僅かであってもレ
ジスタ１−Ａ丁はクロック１＠Ｌの立上がりエツジｎで
次の値を記憶することが分かる。

比較器Ｃ１の出力におけるｎ＋（ｎ−２）比較器Ｃ２の
出力におけるｎ−（ｎ−２）比較器Ｃ３の出力における
ｎ−ＶＲＥＦレジスタＬＡ丁の出力は回路ＢＢＡＣの出
力に接続される。比較器Ｃ１の状態を表わす出力は、サ
ンプルアンドホールド回路ＥＢ１及びＥＢ４の出力信号
の和の符号に関する端子ＳＳに接続される。比較器Ｃ２
の状態を表わす出力は、サンプルアンドボールド回路Ｅ
Ｂ１及びＥＢ４の出力信号間の差の符号に関する端子Ｓ
Ｄに接続される。比較器Ｃ３の状態を表わす出力は、リ
ンプルアンドホールド回路ＦＢＩの出力信号の電圧ＶＲ
ＥＦ（電圧ＶＲＥＦ−（ＶＶＤ−Ｖｓｓ）／２である）
に対する符号に関する端子ＳＩに接続される。モデムの
内部テストが行なえるよう、レジスタＬＡＴの３つの出
力と３つの出力端子ＳＳ、ＳＤ、Ｓｒとの間には３つの
遮断器が介装される。３つの遮断器は論理端子ＢＡＥに
より制御され、前述の如く出力ＳＳ、ＳＤ及びＳＩをレ
ジスタＬＡＴの３つの出力に接続するか、あるいは出力
Ｓｓ及びＳＤに電圧Ｖｓｓ　（”Ｏ”　）　を接続し出
力ＳＩニｆｆｉ圧ＶＤＤ（’“１″）を接続する。３つ
の出力ＳＳ。

ＳＤ及びＳＩは、回路ＰＬＯのエコーキャンセラＥＣの
泪算素子に送られる（３線）。

回路ＢＢＡＣにおいて自動等化は自動等化回路ＥＧＡに
より行なわれる。回路ＥＧＡは、受信信号が受りる振幅
歪を補償するよう設計されている。

ラインは、送信される信号の高周波数成分を低周波数成
分に対し大幅に減衰せしめる低域フィルタとして動く。

等化回路は、その特性がライン長に応じ変化する受信信
号のレベルの関数として制御される構成とされている。

減衰した成分は、送信された信号を回復するよう増幅さ
れる。この１〔め自動等化回路は、切換キャパシタを有
する帯域等止器フィルタが後続する高利得増幅器により
構成される。帯域等化器フィルタは、傾きの調整を行な
うことなしにデータの周波数へ自動的に適応し、遮断周
波数が自動的に変化する。帯域フィルタは、非線形モー
ドで動作する際所定電圧に対し対称に信号をクリップす
るＪ：う設計された演算増幅器まわりに構成される同一
種の高域フィルタと低域フィルタとよりなる。

ラインが長い場合受信信号は弱い。この場合等化回路は
線形的に動作し、ラインによる選択減衰を補正する。高
域フィルタの傾きは、平均的な特性及び最大の長さを有
するラインの補正に対応する。低域フィルタは高周波数
（ビット周波数より高い周波数）を遮断する。ラインが
短い場合受信信号は高レベルである。受信信号は高利得
増幅器により増幅され、次いで高域フィルタを通される
。

従って受信信号は急速にクリッピング値に近づく。

等止器フィルタの伝達関数は変化し、高域フィルタの遮
断周波数は修正される。等止器フィルタに先行する増幅
器の高い利得（４以上）のために、信号がクリッピング
された程度に応じる伝達関数の変化はラインの特性に確
実に追従する。ラインがより短い場合減衰がより少なく
なり、受信信号が強くなるため等止器フィルタの伝達の
信号補正は相対的に小さくなる。フィルタの全幅にわた
りクリッピングが本実施例では基準電圧ＶＲＥＦ＝（Ｖ
ＤＤ−ＶＳＳ）　／２である電圧に対し対称的であり続
けるということが重要である。

この種のフィルタの構成の際には演算増幅器の選択に一
定の制約がある（非対称的にクリッピングを行なう場合
の非対称的供給電圧、高帯域利得積、最大出力電圧以上
の最大入力電圧）。これらの演算増幅器としては、例え
ばテキサス　インスツルメンツ社が販売するＴＬＣＯ７
１が用いられる。

これにより制御なしに動作する等比容回路を提供すると
いう課題は右利な形で解決される。

サンプルアンドホールド回路ＥＢ１の出力信号は自動等
化回路ＥＧＡに供給されそこでもサンプリングされる。

しかしながら、サンプルアンドホールド回路の出力は信
号対雑音比を劣化させる悪影響（スイッチングによる雑
音）を受けており、また本実施例では回路ＤＡＣＣの安
定化のためにサンプルアンドボールド回路に自動ゼロ期
間が設【プられている。自動ゼロ期間中はデータ内を変
更しようとしない限りサンプリングはされない。従って
本発明の好ましい実施例においては、前等止器フィルタ
が自動等化回路ＥＧＡの入力側で高利得増幅器に接続さ
れ、データのプリザンプリング及びスイッチングによる
雑音のｐ波を行なって信号対雑音比を改善する。また、
プリ等止器フィルタは、データ内容の信頼性のある回復
のため回路動作に用いられる周波数の倍数の周波数でサ
ンプリングされる。サンプルアンドホールド回路「Ｂ１
から入来する信号は、プリ等化フィルタＰＲＥＧにおい
てプリザンプリングされ、等化されるべき信号は前１戸
波される。プリ等化フィルタＰＲＥＧは、ザンプリング
周波数１２’Ｆｏを用いる１次低域フィルタ（文献１）
であり、サンプルアンドボールド回路から自動げ目部分
を除去する必要がない。

−３６ＢｆＣｍ１周波数は、端子ＣＰに印加される外部
コマンドに応じ次の如く切換えられる。

ＣＰ−”Ｏ”　（ＶＳＳ）（７）場合はｆｃ　＝　０．
２２　Ｆ。

ＣＰ＝　’Ｍ　”　（ＶＤＤ）の場合はｆｃ　＝　０．
４Ｆ。

このフィルタは高利得増幅器に接続され、３つの入力ボ
ートを有する。入力ＦＡはサンプルアンドホールド回路
ＥＢ１の出ツノ信号を供給され、利得４を有する。入力
ＥＢはアナログ遮断器８３．４に接続され、モデムが通
常の送受信モードにある時は信号ＶＲＥＦを供給され、
またモデムのテストが行なわれる時は端子ＥＡにおりる
信号を供給される。この端子ＦＢの利得は１／４である
。入力Ｆ３は、等止器の出力に現われる電圧ずれを補償
するよう等止器の出力に接続される入力であって、利得
２を有する。

高利得増幅器に接続されるプリ等止器ＰＲＥＧの出力信
号は、切換キャパシタからなる等化低域フィルタＦＧの
入力に印加される。信号は自動的に、かつ電圧ＶＲＥＦ
に対し対称にクリッピングされ、振幅を例えばＶＤＤの
１／４乃至ＶＤＤの１１５に制限される。フィルタＥＧ
は４つの別体の２次フィルタ（文献１）から、つまり高
域フィルタの次に低域フィルタ、その次に高域フィルタ
、さらにその次に低域フィルタが続くようにして構成さ
れる。ここで２つの高域フィルタは同等であり、２つの
低域フィルタも同等である。また、これらのフィルタは
全て周波数４８ＦＯでサンプリングされる。

フィルタＦＧの出力信号は、時定数が１／４「Ｏから僅
かにのみ異なる積分回路ＲＣＥで）戸波され、次いで比
較器Ｃ４の非反転端子に入力される。比較器Ｃ４の反転
入力には電圧ＶＲＦＦが供給される。比較器Ｃ４の役割
は、等止器ＥＧＡの出力信号をバイフェーズコードから
バイナリコードに変換することである。比較器Ｃ４の出
力信号は、信号ＢＡＥにより制御される論理遮断器ＩＥ
４を介して端子ＤＣＲに送られる。端子ＤＣＲには、モ
デムの内部テスト時には電圧ＶＤＤが現われ、モデムが
通常の送受信モードにある時は比較器Ｃ４の出力信号が
現われる。端子ＤＣＲは回路ＰＬＯに接続され、信号は
そこでスクランブル回路ＤＳＣにより処理される。スク
ランブル回路ＤＳＣの出力からは受信データ信号ＲＤが
線１０４（標準Ｒ３２３２／Ｖ２４）により送られる。

また信号は同期回路ＢＳによりクロックを回復するため
用いられる。同期回路ＢＳの出ツノからは受信クロック
ＲＣＬが線１１５（標準Ｒ８２３２／Ｖ２４＞により送
られる。

フィルタＦＧの出力と比較器Ｃ４どの間に観察点を設け
るため、増幅器Ａ○が１〜ラッキング増幅器として利得
１で設りられる。増幅器ＡＯの出力は、等化回路ＥＧＡ
由来のアナログ信号の複製を表わす端子ＯＦに接続され
る。

また利得により拡大され、クリッピングされた信号の対
称性を大きく乱す電圧ずれが等化回路ＥＧＡで用いられ
る演算増幅器の出力に現われうる。この場合には、その
電圧ずれを補償すればよい。送信がベースバンドで行な
われている間は、送信データをコード化前にスクランブ
ルすることができる。これが論理回路ＰＬＯに設けられ
たスクランブラＳＣＲの目的である。スクランブラＳＣ
Ｒの出力には、充分長い期間をとれば同数の１１０１＋
と′１″とからなる擬似ランダムディジタルメツセージ
が現われる。この場合バイフェーズコード化データにつ
いての信号の平均値はゼロである。ゼロにならない場合
は、信号に電圧ずれがあることを意味する。この電圧ず
れは、受信信号の平均値がゼロとなる性質が回復するよ
うに補正する必要がある。それ故に、本発明の回路の特
性により回路は、積分セルど接続するよう自動等化回路
の入力と出力とにそれぞれ接続される２つの接続端子を
有して、等化回路の出力信号の平均値をゼロとする電圧
ずれキャンセリングループを形成する。これが回路ＥＧ
Ａの出力ＳＥＧと入ツノＥ３との間に介装される積分セ
ルＲＣ（第１図参照）の目的である。このようにして比
較器Ｃ４の入力における信号に寄生的な電圧ずれかない
場合には比較器の出力における′Ｏ″と１″の数は等し
く、積分セルＲＣの出力における従って入力Ｆ３におけ
る電圧ずれ補正電圧はＶＲＦＦ＝（ＶＤＤ＝ＶＳＳ）／
２に等しい。逆に等止器回路が比較器の入力に電圧ずれ
を発生ずる場合には、出力において′０″とｒｒ　１　
ＩＴどの数の均衡が破れる。すると電圧ずれ補正電圧は
、（ＶＤＤ−ＶＳＳ）／２に対し逆方向に変化し、シス
テムが比較器の入力における電圧ずれを修正するように
せしめる。

所定の補正電圧において均衡が得られたなら”　ｏ　”
と１″との数が一致する限り維持される。実際上は、比
較器の出力信号を積分するには単純な抵抗ギャパシタ回
路で充分である。実験ににす、電圧ずれの主たる原因で
ある切換キャパシタ式フィルタから得られる結果から、
この構成は良好なものであることが分った。

前述の如く集積アナログ回路ＢＢＡＣを定義済論理回路
に接続することで得られるモデムは、送受信モード又は
テストモードで動作するが、動作モードは制御信号Ｂ　
ＣＬ及びＢＡＥにより選択される。

論理遮断器ＩＥ１．ｒＥ２．ＩＥ３及びＩＦ５は、端子
ＢＡＥに印加される信号により制御される。

ＢＡＦ＝”Ｏ’″　（ＶＳＳ）の場合、エラー信号ＳＳ
、ＳＤ及びＳｌはエコーキャンセラＦＣへ送られ、デー
タ信号ＥＣＲはスクランブル回路ＤＳＣへ送られる。動
作モードは通常（送受信）となり、ＳＳは比較器Ｃ１の
出力信号、ＳＤは比較器ｃ２の出ツノ信号、Ｓｌは比較
器Ｃ３の出力信号、及びＤＣＲは比較器Ｃ／Ｉの出力信
号となる。

ＢＡＦ−”１　”　　（ＶＤＤ）（ＤＩＡ合、エコーキ
ャンセラは遮断される。端子ＳＳ及びＳＤには電位ｖＳ
Ｓが供給され、端子ＳＩ及びＤＣＲには電位ＶＤＤが供
給される。

制御ＢＣＩ−はアナログ遮断器Ｂ　３．１．　Ｂ　３．
２゜Ｂ３．３及びＢ　３．４に働いて、送信設備におい
て送信信号の一部を受信側に帰還させる一方、ライン又
は接合点については信号の送受信が行なわれないループ
テス１〜３が選択されるようにする。

ＢＣＬ−”１　”　　（ＶＤＤ）の場合、モデムは送受
信モードで動作し、遮断器８３．１は入力ＳＲを増幅器
ＡＥＭの入力に接続し、遮断器８３．２はＡＥＭの入力
をその出力から遮断し、遮断器８３．３は受信フィルタ
ＰＢＲＥの入力を端子Ｅ１に接続し、そして遮断器８３
．４は等化回路の入力を電圧ＶＲＥＦに接続する。

ＢＣＬ−”Ｏ”　　（ＶＳＳ）の場合、モデムはループ
テスト３モードになる。遮断器８３．１は入力ＳＲを増
幅器ＡＥＭの入力から遮断し、遮断器８３．２はＡＥＭ
の入力をその出ノｊに接続しく八ＥＭは短絡される）、
遮断器８３．３はフィルタＰＢＲＥの入力を入ノｊ端子
に接続しく送信信号の一部がＰＢＲ「の入力へ再導入さ
れる）、イしてスイッチ［３３４は等止器の入力Ｅｂを
入力端子ＥＡに接続する。

定義済論理回路に接続されたかかる回路はベースバンド
モデムにおいて使用されると非常に有用であり、実験に
おいて決定される性能及び完全な自動性に加えて、非常
に高度の集積化がなされるという特徴を有する。

【図面の簡単な説明】

第１図は本発明による集積アナログ回路とその関連素子
からなるベースバンドモデムを示す図、第２図はベース
バンドモデムのブロック図、第３図はアナログ遅延作用
に関するタイミング図である。 １０３、　１０４．　１１５・・・線、ＢＢＡＣ・・・
ベースバンドアナログ回路、ＰＬＯ・・・定義済論理回
路、ＶＤＤ、ＶＳＳ、ＶＲＦＦ・・・供給端子、ＢＣＬ
、ＢＡＥ、Ｂ、ＳＦ、ＳＲ，ＳＦＭ、ＥＡ、Ｅｌ、Ｅ２
゜Ｅ３．ＳＥＧ、○Ｅ、Ｓ１．ＤＥＣ，ＣＰ・・・端子
、ＳＳ、ＳＤ、Ｓ　Ｉ・・・論理出力、Ｌ・・・ライン
、ＩＲ。 ＦＲ・・・抵抗、ＰＢＥＭ、ＰＢＲＥ、ＰＲＥＧ。 ＤＣＥＦ、ＤＣＲＦ、ＥＧ・・・フィルタ、ＡＥＭ。 ＡＬＥ、ＡＩ　Ｒ，ＡＯ・・・増幅器、ＦＧＡ・・・等
止器、ＤＣ・・・差分回路、ＥＣ・・・エコーキャンセ
ラ、ＤＡＣＣ・・・ディジタルアブログ変換器回路、Ｌ
ＡＴ・・・レジスタ、Ｃ１，Ｃ２，Ｃ３・・・比較器、
Ｌ　Ｔ・・・ライントランス、ＳＣＲ，ＤＳＣ・・・ス
クランブル回路、ＣＢＰ・・・コード化回路、Ｂ　３．
１．　Ｂ　３．２．　Ｂ　３．３゜Ｂ　３．４．ＩＥｌ
、ＩＥ２．ＩＥ３．ＩＥ４・・・遮断器、ＥＢｌ、ＥＢ
２．ＥＢ３．ＥＢ４・・・ザンプルアンドボールド回路
、Ｏ８・・・ザンプリングクロツク整形回路、Ｃ１，Ｃ
２，Ｃ３，Ｃ４・・・比較器、ＲＣＥ・・・積分回路、
ＢＳ・・・同期回路、ＲＣ・・・積分セル。 −３６＝

Claims (1)

1. 【特許請求の範囲】 １、定義済論理回路に接続され、例えばろ波、増幅、ア
   ナログ遅延の実行、比較、非線形構成による自動等化等
   の電子的作用を電気信号に対して行なう素子からなるベ
   ースバンドモデム用アナログ回路であつて、定義済論理
   回路に直接接続されるよう単一クロックで駆動される切
   換キャパシタを有するフィルタを用いるＣＭＯＳテクノ
   ロジーによりモノリシックに集積化され、周波数はモデ
   ムの送信クロック周波数の倍数であり、該フィルタはデ
   ータレートに自動的に適合し、単一種類の切換キャパシ
   タを有する回路により信号を変化させ及び対称的にクリ
   ッピングすることで、特に制御によらずに自動等化様が
   行なわれることを特徴とするベースバンドモデム用アナ
   ログ回路。 ２、所定の時点で１のデータｎと２サンプリング期間遅
   延された該データ（ｎ−２）とのサンプリングが重畳が
   僅かであっても可能であるよう、ラッチ型レジスタに接
   続される４つのサンプルアンドホールド回路のみからな
   るアナログ遅延線からなることを特徴とする請求項１記
   載のベースバンドモデム用アナログ回路。 ３、自動等化回路は、傾きを調整することなくデータレ
   ートに自動的に適応するよう切換キャパシタを有し遮断
   周波数が自動的に変化する帯域等化フィルタが後続する
   高利得増幅器からなり、帯域フィルタは、非線形モード
   での動作中所定電圧に対し対称的に信号をクリッピング
   するよう設計された演算増幅器まわりに設けられる同一
   種類の高域フィルタと低域フィルタとよりなることを特
   徴とする請求項１又は２記載のベースバンドモデム用ア
   ナログ回路。 ４、データをプリサンプリングしスイッチングによる雑
   音をろ波して信号対雑音比を改善するようプリ等化フィ
   ルタが自動等化回路の入力側に設けられた高利得増幅器
   に接続され、プリ等化フィルタはさらに、データ内容の
   信頼性のある回復のための回路の他の作用で用いられる
   周波数の倍数である周波数でサンプリングされることを
   特徴とする請求項１乃至３のいずれか一項記載のベース
   バンドモデム用アナログ回路。 ５、モデムはバイフェーズコード化スクランブルデータ
   を送受信し、アナログ回路は自動等化回路の出力信号の
   平均をゼロとするよう自動等化回路の入力と出力との間
   に設けられる積分セルから形成される電圧ずれキャンセ
   ルループを有することを特徴とする請求項１乃至４のう
   ちいずれか一項記載のベースバンドモデム用アナログ回
   路。