JPH01201759A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
- Publication number
- JPH01201759A JPH01201759A JP2700788A JP2700788A JPH01201759A JP H01201759 A JPH01201759 A JP H01201759A JP 2700788 A JP2700788 A JP 2700788A JP 2700788 A JP2700788 A JP 2700788A JP H01201759 A JPH01201759 A JP H01201759A
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- Japan
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- transfer
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- programmable logic
- dma
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｄ Ｍ Ａ ＩＩｌ’ｍ装置、特にＣＰＵを有するデー
タ処理装置にお−いてＣＰＵがシステムバスの専有様を
放棄している期間に記憶装置と入出力装置との間でＣＰ
ＬＪを介さず直接にデータを高速で転送するＤＭＡを制
御するＤＭＡ制御装置に関し、マイクロプログラムによ
る条件判断の負担を軽減すると共にランダム論理のハー
ドウェアの大規模化を防止し、データ転送のビット長が
大きい場合でも高速なデータ転送を可能とすることを目
的とし、 ＤＭＡによるデータ転送を制御するＤ Ｍ Ａ ＩＩＪ
御装置において、マイクロプログラムにより現在の１転
送サイクル中に該Ｄ Ｍ Ａ Ｉｌｌ ＩＸＩ装置の各
部を１システムクロックサイクル単位で制御するマイク
ロシーケンサと、次の１転送サイクル中に必要な制御用
情報を所定数のシステムクロックサイクルに対応する１
転送サイクル中に出力するプログラマブル・ロジック・
アレイとを儀え、該マイクロシーケンサのマイクロプロ
グラム及び該プログラマブル・ロジック・アレイのラン
ダム論理によりデータ転送を制御するように構成する。
タ処理装置にお−いてＣＰＵがシステムバスの専有様を
放棄している期間に記憶装置と入出力装置との間でＣＰ
ＬＪを介さず直接にデータを高速で転送するＤＭＡを制
御するＤＭＡ制御装置に関し、マイクロプログラムによ
る条件判断の負担を軽減すると共にランダム論理のハー
ドウェアの大規模化を防止し、データ転送のビット長が
大きい場合でも高速なデータ転送を可能とすることを目
的とし、 ＤＭＡによるデータ転送を制御するＤ Ｍ Ａ ＩＩＪ
御装置において、マイクロプログラムにより現在の１転
送サイクル中に該Ｄ Ｍ Ａ Ｉｌｌ ＩＸＩ装置の各
部を１システムクロックサイクル単位で制御するマイク
ロシーケンサと、次の１転送サイクル中に必要な制御用
情報を所定数のシステムクロックサイクルに対応する１
転送サイクル中に出力するプログラマブル・ロジック・
アレイとを儀え、該マイクロシーケンサのマイクロプロ
グラム及び該プログラマブル・ロジック・アレイのラン
ダム論理によりデータ転送を制御するように構成する。
本発明はＤＭＡ （ダイレクト・メモリ・アクセス）制
御装置、特にＣＰＬＪ （中央処理＠ｗ）を有するデー
タ処理装置においてＣＰＵがシステムバスの専有様を放
棄している期間に記憶装置と入出力装置との間でＣＰＵ
を介さず直接にデータを高速で転送するＤＭＡを制御す
るＤＭＡ制御装置に関する。
御装置、特にＣＰＬＪ （中央処理＠ｗ）を有するデー
タ処理装置においてＣＰＵがシステムバスの専有様を放
棄している期間に記憶装置と入出力装置との間でＣＰＵ
を介さず直接にデータを高速で転送するＤＭＡを制御す
るＤＭＡ制御装置に関する。
（従来の技術）
従来のＤＭＡ制御装置は、ＤＭＡによるデータ転送をマ
イクロプログラム又はランダム論理・を用いてｔｉＩＩ
１１１シていた。しかり、従来のＤＭＡでは、データ転
送のビット長が例えば８．１６ビツトと小さいため、ア
ドレスの制御及びどのバイトをアクセスするかのバイト
ＩＩＪＩｉｌが比較的簡単である。
イクロプログラム又はランダム論理・を用いてｔｉＩＩ
１１１シていた。しかり、従来のＤＭＡでは、データ転
送のビット長が例えば８．１６ビツトと小さいため、ア
ドレスの制御及びどのバイトをアクセスするかのバイト
ＩＩＪＩｉｌが比較的簡単である。
従って、ＤＭＡ制御にマイクロプログラムを用いた場合
の転送速度の低下及びランダム論理を用いた場合のハー
ドウェア（物量）増大の問題は、特に大きな問題ではな
かった。
の転送速度の低下及びランダム論理を用いた場合のハー
ドウェア（物量）増大の問題は、特に大きな問題ではな
かった。
しかし、最近のＤＭＡでは、データ転送のビット長が例
えば３２ビツトと太き（なって来た。これに伴ない、ア
ドレスの制御、バイト１ＩＪｉｌｌ及びこれらの制御を
行なうために使用されるＩＩＩｗＪ信号の発生出力の制
御が非常に複雑になって来た。このため、ボートサイズ
、オペランドサイズ、ミスアライン等の組合わせを考慮
すると、ビット長が３２ｔ’ｙト１７）ＤＭＡを制御ｔ
ルＤＭＡ１１１ｉ１１装！！（７）場合、データ転送の
組合わせが４０００通り以上考えられる。ここで、ボー
トサイズとは、周辺入出力装置の物理的なビット長を意
味し、オペランドサイズとは、周辺入出力装置の論理的
なビット長を意味する。
えば３２ビツトと太き（なって来た。これに伴ない、ア
ドレスの制御、バイト１ＩＪｉｌｌ及びこれらの制御を
行なうために使用されるＩＩＩｗＪ信号の発生出力の制
御が非常に複雑になって来た。このため、ボートサイズ
、オペランドサイズ、ミスアライン等の組合わせを考慮
すると、ビット長が３２ｔ’ｙト１７）ＤＭＡを制御ｔ
ルＤＭＡ１１１ｉ１１装！！（７）場合、データ転送の
組合わせが４０００通り以上考えられる。ここで、ボー
トサイズとは、周辺入出力装置の物理的なビット長を意
味し、オペランドサイズとは、周辺入出力装置の論理的
なビット長を意味する。
従って、データ転送のビット長が例えば３２ビツトと大
きい場合、ＤＭＡ制御にマイクロプログラムを用いたの
では条件判断が複雑であるためにプログラムステップ数
が大となり、条件判断に時間がかかるためにデータ転送
速度が低下するという問題を生じていた。他方、Ｄ Ｍ
Ａ ＩＩＩ Ｉｌｌにランダム論理を用いたのではハ
ードウェアが非常に大規模になってしまい、論理設計上
に誤りが存在していた場合の論理修正は極めて難しいと
いう問題も生じていた。
きい場合、ＤＭＡ制御にマイクロプログラムを用いたの
では条件判断が複雑であるためにプログラムステップ数
が大となり、条件判断に時間がかかるためにデータ転送
速度が低下するという問題を生じていた。他方、Ｄ Ｍ
Ａ ＩＩＩ Ｉｌｌにランダム論理を用いたのではハ
ードウェアが非常に大規模になってしまい、論理設計上
に誤りが存在していた場合の論理修正は極めて難しいと
いう問題も生じていた。
そこで、本発明はマイクロプログラムによる条件判断の
負担を軽減すると共にランダム論理のハードウェアの大
規模化を防止し、データ転送のビット長が大きい場合で
も高速なデータ転送を可能とすることのできるＤ Ｍ
Ａ Ｉｌｌ ￥１装置を提供することを目的とする。
負担を軽減すると共にランダム論理のハードウェアの大
規模化を防止し、データ転送のビット長が大きい場合で
も高速なデータ転送を可能とすることのできるＤ Ｍ
Ａ Ｉｌｌ ￥１装置を提供することを目的とする。
（問題点を解決するための手段）
第１図は、本発明の原理１１１１図である。同図中、１
はマイクロシーケンサ、２はプログラマブル・ロジック
・アレイである。
はマイクロシーケンサ、２はプログラマブル・ロジック
・アレイである。
（作用〕
マイクロシーケンサ１は、マイクロプログラムにより現
在の１転送サイクル中にＤＭＡ１ｌｌｉ！ｌ＠ｆａの各
部を１システムクロックサイクル単位で制御する。プロ
グラマブル・ロジック◆アレイ２は、次の１転送サイク
ル中に必要な制御用情報を所定数のシステムクロックサ
イクルに対応する１転送サイクル中に出力する。ＤＭＡ
によるデータ転送は、マイクロシーケンサ１のマイクロ
プログラム及びプログラマブル・ロジック・アレイ２の
ランダム論理によりＩＩＩＩＩＮされる。
在の１転送サイクル中にＤＭＡ１ｌｌｉ！ｌ＠ｆａの各
部を１システムクロックサイクル単位で制御する。プロ
グラマブル・ロジック◆アレイ２は、次の１転送サイク
ル中に必要な制御用情報を所定数のシステムクロックサ
イクルに対応する１転送サイクル中に出力する。ＤＭＡ
によるデータ転送は、マイクロシーケンサ１のマイクロ
プログラム及びプログラマブル・ロジック・アレイ２の
ランダム論理によりＩＩＩＩＩＮされる。
従って、マイクロプログラムによる条件判断の負担を軽
減すると共にランダム論理のハードウェアの大規模化を
防止し、データ転送のビット長が大きい場合でも高速な
データ転送が可能となる。
減すると共にランダム論理のハードウェアの大規模化を
防止し、データ転送のビット長が大きい場合でも高速な
データ転送が可能となる。
第２図は、本発明装置の一実施例を示す。同図中、１０
は転送モードレジスタ、１１はゲート制御用ＰＬＡ （
プログラマブル・ロジック・アレイ）、１２はリクエス
トハンドラ、１３はオア回路、１４はマイクロシーケン
サ、１５はＡＬＵ （算術論理演算１！１ｌＦ）、１６
はデータハンドラ、１７は内部データバス、１Ｂはシス
テムデータバス、１９はシステムアドレスバスである。
は転送モードレジスタ、１１はゲート制御用ＰＬＡ （
プログラマブル・ロジック・アレイ）、１２はリクエス
トハンドラ、１３はオア回路、１４はマイクロシーケン
サ、１５はＡＬＵ （算術論理演算１！１ｌＦ）、１６
はデータハンドラ、１７は内部データバス、１Ｂはシス
テムデータバス、１９はシステムアドレスバスである。
転送モードレジスタ１０は、バースト、シングル、デュ
アル、サイクルスチール等の転送モードを登録するため
のものであり、システムデータバス１８に接続している
。
アル、サイクルスチール等の転送モードを登録するため
のものであり、システムデータバス１８に接続している
。
ＰＬＡｌｌは、転送モードレジスタ１０からの転送モー
ドに加えて、ＡＬＵ１５からの転送アドレスの下位２ピ
ツトとバイトカウントの下位３ピツトとを供給される。
ドに加えて、ＡＬＵ１５からの転送アドレスの下位２ピ
ツトとバイトカウントの下位３ピツトとを供給される。
ＰＬＡｌｌの出力は、後述する如く、マイクロシーケン
サ１４及び内部データバス１７に供給される。
サ１４及び内部データバス１７に供給される。
リクエストハンドラ１２には、ＤＭＡυ制御装置外部か
らの転送要求が供給され、転送要求の優先順位の決定や
ＤＭＡ１ＪＩＩｌ装置の内部処理の起動をかけて転送要
求をＤＭＡ制御装置の各部への通知などを行なう。リク
エストハンドラ１２は、前記内部処理の起動をかけるた
めの転送要求信号ＴＲＥＱＸをオフ回路１３及びマイク
ロシーケンサ１４に供給する。なお、リクエストハンド
ラ１２は、例えばＤＭＡｌｌｌ１ｌｌ！置の外部からの
７ボート要求などの転送以外の処理要求０Ｒ−ＥＱＸを
マイクロシーケンサ１４に供給する。
らの転送要求が供給され、転送要求の優先順位の決定や
ＤＭＡ１ＪＩＩｌ装置の内部処理の起動をかけて転送要
求をＤＭＡ制御装置の各部への通知などを行なう。リク
エストハンドラ１２は、前記内部処理の起動をかけるた
めの転送要求信号ＴＲＥＱＸをオフ回路１３及びマイク
ロシーケンサ１４に供給する。なお、リクエストハンド
ラ１２は、例えばＤＭＡｌｌｌ１ｌｌ！置の外部からの
７ボート要求などの転送以外の処理要求０Ｒ−ＥＱＸを
マイクロシーケンサ１４に供給する。
マイクロシーケンサ１４内にはマイクロプログラムが格
納されており、各種マイクロ命令をオア回路、ＡＬＵ１
５及びデータハンドラ１６に供給してＰＬＡｌｌ、ＡＬ
Ｕ１５及びデータハンドラ１６をｔｓｍする。なお、マ
イク０シーケンサ１４には、転送モード定義用の条件も
供給されている。
納されており、各種マイクロ命令をオア回路、ＡＬＵ１
５及びデータハンドラ１６に供給してＰＬＡｌｌ、ＡＬ
Ｕ１５及びデータハンドラ１６をｔｓｍする。なお、マ
イク０シーケンサ１４には、転送モード定義用の条件も
供給されている。
ＡＬＵ１５は、次の転送アドレス及びバイトカウントを
出力する。ユーザは、任意に何バイト転送するかの指示
を予めしているので、ＡＬＵ１５は１回の転送が完了す
るとバイトカウントを更新して計算によりあと何バイト
の転送が残っているかを求める。ＡＬＵ１５は、内部デ
ータバス１７に接続している。
出力する。ユーザは、任意に何バイト転送するかの指示
を予めしているので、ＡＬＵ１５は１回の転送が完了す
るとバイトカウントを更新して計算によりあと何バイト
の転送が残っているかを求める。ＡＬＵ１５は、内部デ
ータバス１７に接続している。
データハンドラ１６は、システムバスとのデータのやり
とりを制御するものであり、ｃｐｕ ＜図示せず）のホ
ールド要求などを発生する。このデータハンドラ１６は
、システムデータバス１８、システムアドレスバス１９
及び内部データバス１７に接続されている。
とりを制御するものであり、ｃｐｕ ＜図示せず）のホ
ールド要求などを発生する。このデータハンドラ１６は
、システムデータバス１８、システムアドレスバス１９
及び内部データバス１７に接続されている。
次に、本実施例の要部の動作について説明する。
ＰＬＡｌｌは、ＡＬＵ１５からの転送アドレスの下位２
ビツトとバイトカウントの下位３ピツトとから、転送す
るべきアドレスのミスアラインの有無を判断する。ＰＬ
Ａｌｌが出力する３ピツトのゲート情報Ｇｏ−０２及び
３ピツトのバイトコントロールＢＣＯ〜ＢＣ３は、デー
タハンドラ１６内のバイトスワツパにおいてデータの並
べ換え（アセンブリ、ディスアセンブリ等）を行なうた
めの情報として使用される信号である。ＰＬＡｌｌが出
力する１ビツトのネクストサイドＮＥＸＴＳは１次の転
送がソースの転送処理かデスティネーションの転送処理
であるかを指示する信号である。
ビツトとバイトカウントの下位３ピツトとから、転送す
るべきアドレスのミスアラインの有無を判断する。ＰＬ
Ａｌｌが出力する３ピツトのゲート情報Ｇｏ−０２及び
３ピツトのバイトコントロールＢＣＯ〜ＢＣ３は、デー
タハンドラ１６内のバイトスワツパにおいてデータの並
べ換え（アセンブリ、ディスアセンブリ等）を行なうた
めの情報として使用される信号である。ＰＬＡｌｌが出
力する１ビツトのネクストサイドＮＥＸＴＳは１次の転
送がソースの転送処理かデスティネーションの転送処理
であるかを指示する信号である。
ネクストサイドＮＥＸＴＳは、マイクロシーケンサ１４
に供給されると共に、内部データバス１７を介してデー
タハンドラ１６にも供給される。
に供給されると共に、内部データバス１７を介してデー
タハンドラ１６にも供給される。
ＰＬＡｌｌが出力する１ビツトのコンティニューＣ０Ｎ
Ｔは、現在行なっている処理を再度行なうように指示す
る信号である。ユーザは１回の転送要求しか出さないが
、ＤＭＡ制御装置内ではソースとデスティネーションと
の２回の転送が必要なケースがあるため、前記コンティ
ニューＣ０ＮＴが必要となって来る。ＰＬＡｌｌが出力
する各１ビツトのバイトカウントオフセットＢＣＯＦＦ
ＳＥＴ及びアドレスオフセットＡＤＲＯＦＦＳＥＴは、
ＡＬＬ１１５内で加減算を行なう際に用いられるバイト
カウントの加減算値と次の転送アドレスを計算するため
の情報とよりなるオフセット情報である。ＰＬＡｌ １
が出力する１ビツトのファイナルＦＩＮＡＬは、現在行
なっている転送が最後の転送であることを指示する信号
である。転送するべきアドレスがミスアラインしている
場合、転送が１転送サイクルで終わるという保証はない
ため、マイクロシーケンサに前記転送の最後を指示する
ためにファイナル（ＦＩＮＡＬ）を供給する。
Ｔは、現在行なっている処理を再度行なうように指示す
る信号である。ユーザは１回の転送要求しか出さないが
、ＤＭＡ制御装置内ではソースとデスティネーションと
の２回の転送が必要なケースがあるため、前記コンティ
ニューＣ０ＮＴが必要となって来る。ＰＬＡｌｌが出力
する各１ビツトのバイトカウントオフセットＢＣＯＦＦ
ＳＥＴ及びアドレスオフセットＡＤＲＯＦＦＳＥＴは、
ＡＬＬ１１５内で加減算を行なう際に用いられるバイト
カウントの加減算値と次の転送アドレスを計算するため
の情報とよりなるオフセット情報である。ＰＬＡｌ １
が出力する１ビツトのファイナルＦＩＮＡＬは、現在行
なっている転送が最後の転送であることを指示する信号
である。転送するべきアドレスがミスアラインしている
場合、転送が１転送サイクルで終わるという保証はない
ため、マイクロシーケンサに前記転送の最後を指示する
ためにファイナル（ＦＩＮＡＬ）を供給する。
ＰＬＡｌｌが出力する信号のうち、ファイナル（ＦＩＮ
ＡＬ）だけがマイクロシーケンサのみへ供給される。
ＡＬ）だけがマイクロシーケンサのみへ供給される。
第３図は、本実施例の要部の動作タイミングを示す。第
３図（ａ）はシステムクロックＣＬＫ、第３図（ｂ）は
ＰＬＡｌｌの処理、第３図（Ｃ）はマイクロシーケンサ
１４の処理、第３図（ｄ）はデータハンドラ１６の処理
のタイミングを夫々示す。ここでは、便宜上１転送サイ
クル（１バスサイクル）が３システムクロツクサイクル
に対応するものとする。
３図（ａ）はシステムクロックＣＬＫ、第３図（ｂ）は
ＰＬＡｌｌの処理、第３図（Ｃ）はマイクロシーケンサ
１４の処理、第３図（ｄ）はデータハンドラ１６の処理
のタイミングを夫々示す。ここでは、便宜上１転送サイ
クル（１バスサイクル）が３システムクロツクサイクル
に対応するものとする。
従って、ＰＬＡｌｌは、ファイナル（ＦＩＮＡＬ）など
の現在の情報を表わす例外を除いて基本的には次の転送
に必要な１ＩｌＩＩｌ用情報を１転送サイクル単位で出
力する。他方、マイクロシーケンサ１４は、各システム
クロックサイクルにおいて現在の転送中に内部データバ
ス１７をどのように使用するか等のｔｉＩ］ｌＩｌをす
る（即ち、現在の１転送サイクル中Ｄ Ｍ Ａ １１１
１１１ ＠誼の各部を１１制御する）。更に、データハ
ンドラ１６は、１転送サイクル中にソース又はデスティ
ネーションとの間でデータ転送を行なう。
の現在の情報を表わす例外を除いて基本的には次の転送
に必要な１ＩｌＩＩｌ用情報を１転送サイクル単位で出
力する。他方、マイクロシーケンサ１４は、各システム
クロックサイクルにおいて現在の転送中に内部データバ
ス１７をどのように使用するか等のｔｉＩ］ｌＩｌをす
る（即ち、現在の１転送サイクル中Ｄ Ｍ Ａ １１１
１１１ ＠誼の各部を１１制御する）。更に、データハ
ンドラ１６は、１転送サイクル中にソース又はデスティ
ネーションとの間でデータ転送を行なう。
一般的に、ＤＭＡによるデータ転送を行なう場合、最初
に転送を行なうための転送アドレス、転送モード等の情
報を書き込んだ後に転送を実行する。従って、どのよう
に転送を行なえばよいのかという情報は予め予測可能で
ある。そこで、本実施例では、次の転送に必要な情報を
１転送サイクル単位で予測するＰＬＡＩＩを設け、マイ
クロシーケンサ１４内のマイクロプログラムによる条件
判断の負担を軽減しているので、データ転送のビット長
が大きい場合でも高速なデータ転送が可能である。
に転送を行なうための転送アドレス、転送モード等の情
報を書き込んだ後に転送を実行する。従って、どのよう
に転送を行なえばよいのかという情報は予め予測可能で
ある。そこで、本実施例では、次の転送に必要な情報を
１転送サイクル単位で予測するＰＬＡＩＩを設け、マイ
クロシーケンサ１４内のマイクロプログラムによる条件
判断の負担を軽減しているので、データ転送のビット長
が大きい場合でも高速なデータ転送が可能である。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
本発明によれば、マイクロプログラムにより現在の１転
送サイクル中にＤＭＡＩＩＩＩＩ装置の各部を１システ
ムクロックサイクル単位で制御するマイクロシーケンサ
と次の１転送サイクル中に必要な！１Ｊｔｌｌｌ用情報
を所定数のシステムクロックサイクルに対応する１転送
サイクル中に出力するプログラマブル・ロジック・アレ
イとを設けているので、マイクロプログラムによる条件
判断の負担を軽減すると共にランダム論理のハードウェ
アの大規模化を防止し得、データ転送のピット長が大き
い場合でも高速なデータ転送ができ、実用的には極めて
有用である。
送サイクル中にＤＭＡＩＩＩＩＩ装置の各部を１システ
ムクロックサイクル単位で制御するマイクロシーケンサ
と次の１転送サイクル中に必要な！１Ｊｔｌｌｌ用情報
を所定数のシステムクロックサイクルに対応する１転送
サイクル中に出力するプログラマブル・ロジック・アレ
イとを設けているので、マイクロプログラムによる条件
判断の負担を軽減すると共にランダム論理のハードウェ
アの大規模化を防止し得、データ転送のピット長が大き
い場合でも高速なデータ転送ができ、実用的には極めて
有用である。
第１図は本発明の原理説明図、
第２図は本発明装置の一実施例を示すブロック系統図、
第３図は第２図の実施例の動作を説明するタイミングチ
ャートである。 図において、 １はマイクロシーケンサ、 ２はプログラマブル・ロジック・アレイ、１０は転送モ
ードレジスタ、 １１はＰＬＡ。 １２はリクエストハンドラ、 １３はオア回路、 １４はマイクロシーケンサ、 １５はＡＬＵ。 １６はデータハンドラ、 １７は内部データバス、 １８はシステムデータバス、 １９はシステムアドレスバス を示す。 特許出願人 富 士 通 株式会社 同 富士通マイコンシステムズ株式会社杢哨シ呵の
騎刺υ円囮 ２１図 Ｊシ３ス
ャートである。 図において、 １はマイクロシーケンサ、 ２はプログラマブル・ロジック・アレイ、１０は転送モ
ードレジスタ、 １１はＰＬＡ。 １２はリクエストハンドラ、 １３はオア回路、 １４はマイクロシーケンサ、 １５はＡＬＵ。 １６はデータハンドラ、 １７は内部データバス、 １８はシステムデータバス、 １９はシステムアドレスバス を示す。 特許出願人 富 士 通 株式会社 同 富士通マイコンシステムズ株式会社杢哨シ呵の
騎刺υ円囮 ２１図 Ｊシ３ス
Claims (1)
- 【特許請求の範囲】 （１）ＤＭＡによるデータ転送を制御するＤＭＡ制御装
置において、 マイクロプログラムにより現在の１転送サイクル中に該
ＤＭＡ制御装置の各部を１システムクロックサイクル単
位で制御するマイクロシーケンサ（１）と、 次の１転送サイクル中に必要な制御用情報を所定数のシ
ステムクロックサイクルに対応する１転送サイクル中に
出力するプログラマブル・ロジック・アレイ（２）とを
備え、 該マイクロシーケンサのマイクロプログラム及び該プロ
グラマブル・ロジック・アレイのランダム論理によりデ
ータ転送を制御することを特徴とするＤＭＡ制御装置。 （２）前記プログラマブル・ロジック・アレイ（２）は
、データの並べ換えを行なうための情報（ＧＯ〜Ｇ２、
ＢＣＯ〜ＢＣ３）を出力することを特徴とする特許請求
の範囲第１項記載のＤＭＡ制御装置。 ３ 前記プログラマブル・ロジック・アレイ（２）は、
次の転送がソースの転送処理かデスティネーシヨンの転
送処理かを指示する情報 （ＮＥＸＴＳ）を出力することを特徴とする特許請求の
範囲第１項又は第２項記載のＤＭＡ制御装置。 （Ａ）前記プログラマブル・ロジック・アレイ（２）は
、現在行なっている処理を再度行なうように指示する情
報（ＣＯＮＴ）を出力することを特徴とする特許請求の
範囲第１項から第３項のうちいずれか一項記載のＤＭＡ
制御装置。 （５）前記プログラマブル・ロジック・アレイ（２）は
、少なくとも次の転送アドレスを計算するための情報（
ＢＣＯＦＦＳＥＴ、ＡＤＲＯＦＦＳＥＴ）を出力するこ
とを特徴とする特許請求の範囲第１項から第４項のうち
いずれか一項記載のＤＭＡ制御装置。 （６）前記プログラマブル・ロジック・アレイ（２）は
、現在行なっている転送が最後の転送であることを指示
する情報（ＦＩＮＡＬ）を出力することを特徴とする特
許請求の範囲第１項から第５項のうちいずれか一項記載
のＤＭＡ制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027007A JPH0831079B2 (ja) | 1988-02-08 | 1988-02-08 | Ｄｍａ制御装置 |
| DE68927015T DE68927015D1 (de) | 1988-02-08 | 1989-02-07 | Direktspeicherzugriffssteuerung |
| EP89400344A EP0328450B1 (en) | 1988-02-08 | 1989-02-07 | Direct memory access controller |
| US07/306,952 US5119487A (en) | 1988-02-08 | 1989-02-07 | Dma controller having programmable logic array for outputting control information required during a next transfer cycle during one transfer cycle |
| KR1019890001426A KR920009448B1 (ko) | 1988-02-08 | 1989-02-08 | 프로그램어블 로직 어레이를 갖는 다이렉트 메모리 액세스 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63027007A JPH0831079B2 (ja) | 1988-02-08 | 1988-02-08 | Ｄｍａ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201759A true JPH01201759A (ja) | 1989-08-14 |
| JPH0831079B2 JPH0831079B2 (ja) | 1996-03-27 |
Family
ID=12209059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027007A Expired - Lifetime JPH0831079B2 (ja) | 1988-02-08 | 1988-02-08 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831079B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237864A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212938A (ja) * | 1983-05-18 | 1984-12-01 | Nec Corp | Ｄｍａコントロ−ラ |
-
1988
- 1988-02-08 JP JP63027007A patent/JPH0831079B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212938A (ja) * | 1983-05-18 | 1984-12-01 | Nec Corp | Ｄｍａコントロ−ラ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237864A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Ｄｍａ転送制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831079B2 (ja) | 1996-03-27 |
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