JPH01201950A - 半導体メモリ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置およびその製造方法に関し、特にそ
のうち、ダイナミック・ランダム・アクセス・メモリー
（以後、ＤＲＡＭと記す）に関し−より具体的には−メ
モリーセルの中の電荷の読み出し書き込みのためのスイ
ノチングトランジスタ３・・−シ 構造およびその製造方法に関する。

従来の技術 従来のＤＲＡＭのセル構造を第４図に示す。電荷はセル
プレート１と呼ばれる電極とＰ型シリコン基板２に形成
されたＮ型不純物拡散層３と、それらの電極に挟まれた
容量酸化膜４よりなる容量に蓄えられる仕組みになる。

スインチングトランジスタＱのゲート電極５に印加され
た電圧によジ−トランジスタＱが゛オン″シ、Ｎ型不純
物拡散層３に蓄積された電荷がソース領域７とゲート電
極５を介してビット線６に流れ情報の書き込み、読み出
しが可能になる。

ところで、ＤＲＡＭの高集積化に伴いメモリーセルの面
積は小さくなるが一容量に関しては、溝側壁に形成する
事から溝の深さを大きくすれば必要な容量を確保するこ
とは可能である。しかし、スイッチングトランジスタＱ
Ｋ関しては、従来、ゲート電極５を形成後−このケート
電極５をマスクにして、イオン注入法によりーノース領
域子。

ドレイン領域９を形成する方法によっていた。

〔これらの技術に関しては、例えばＭ−３ａｈ＆ｍ０ｔ
Ｏｅｊａｌ−：　”Ｂｕｒｉｅｄ　Ｓｔｏｒａｇｅ　Ｅ
ｌｅｃｔｒｏｄｅ（ＢＳＥ）Ｃｅｌｌ　Ｆｏｒ　Ｍｅｇ
ａｂｉｔ　ＤＲＡＭＳ”　、フイイーデーエム　ダイジ
ェスト　オブ　テクニカル　ペーパーズ（ＩＥＤＭ　Ｄ
ｉｇ、　ｏｆ　Ｔｅｃｈ、　Ｐａｐｅｒｓ　）（１９８
５）Ｐ、了１０が上げられる。〕 発明が解決しようとする課題 つまシ、トランジスタＱに関しては、キャリアの移動方
向が基板表面に平行になる様に形成する事より、ソース
領域７．ゲート電極５直下のチャンネル領域およびドレ
イン領域９を配置するため基板表面上領域を必要とする
。このため、メモリーセルの面積が小さくなると、トラ
ンジスタ全体の寸法も小さくなり、必然的にチャンネル
長が短かくなる事から−　しきい値電圧、ソースドレイ
ン耐圧の減少等の現象を生じる。その結果、ビット線６
に印加される電源電圧を下げ規格変更をしなければなら
ないという問題を生じた。

これは、従来の製造方法から考えると、イオン注入によ
りンース、トレインを形成したχ′・、に、ト５へ一部 ランジスタは必然的に平面配置する必要があるためであ
る。

そこで本発明はかかる問題点に鑑み、より高い集積度を
確保しながら従来のようなドレイン耐圧を確保する構造
を有する半導体メモリ装置を提供することを目的とする
ものである。

課題を解決するための手段 本発明はへ半導体基板内に形成された溝と−この溝の内
壁に形成された絶縁膜と、この絶縁膜に接し前記溝に満
たされた一方の電極と−この一方の電極と前記絶縁膜を
包む前記半導体基板を他方の′ＩＦ極とする２つの電極
より成る容量を有し、前記一方の′１Ｆ極と前記溝の開
口上部にて接する多結晶層と、この多結晶層と接し、半
導体エピタキシャル層にて垂直方向に積層形成されたソ
ース領域。

チャンネル領域およびドレイン領域よりなる垂直ＭＯＳ
トランジスタを備え、前記ドレイン領域がビット線に接
続されてなる半導体メモリ装置である。

作用 ６／、−７ 従来のトランジスタのンース、チセンネル、ドレインを
基板表面上に並列配置する構造と比較して、本発明のン
ース領域、チャンネルを含む領域。

ドレイン領域を基板表面に垂直に配置する構造では、基
板表面に必要とされるトランジスタ形成領域の小面積化
が可能となる。

実施例 第１図に本発明の一実施例であるメモリーセルアレーの
断面図、第２図にメモリーセルアレーの平面図、第３図
（ａ）〜（６）は本発明のメモリーセルの製造方法の断
面図を示す。

本発明の構造は第１図に示す様に、Ｐ型シリコン（Ｓｉ
）基板２に堀られた溝の側壁に、たとえば金属による一
方の電極となるセルプレート１、容量酸化膜４、もう一
方の電極としてのＰ型Ｓｉ基板２から成る容量が形成さ
れている。この容量のセルプレー１・１と容量酸化膜４
がＳｉ表面に露出した領域の少なくとも一部分にポリシ
リコン層１２を一基板表面領域の一部にポリシリコン層
１２に接してＳ１工ピタキシヤル層を選択的に成長させ
る。こ了べ−〉 のエピタキシャル層の中にソース領域７．チャンネル層
１３およびドレイン領域９を基板表面に垂直方向に有す
る垂直ＭＯＳトランジスタを形成する。

ここで、たとえばセルプレート１の少なくとも溝開口部
がポリシリコンよりなる場合は、上記エピタキシャル層
形成時に、このポリシリコン上にはポリシリコン層１２
が、シリコン基板上には単結晶のシリコンエビ層が成長
することになる。従って、ポリシリコン層１２はエピタ
キシャル層と平行に、セルプレート１上及び容量酸化膜
４上に成長する。つまシ、この垂直トランジスタは溝に
より孤立したＳｉの島の表面に形成される。このトラン
ジスタのゲート電極５がワード線を兼ね、これに印加さ
れる電圧により動作して、電荷のやシとシをセルプレー
ト１とビット線６の間で行なう。

なお、このビット線６の上の層は保護（ハソシベーショ
ン）膜１４で衝繋、汚染等から保護する働きをする。

このように本実施例の垂直ＭＯＳトランジスタを用いる
ことによりー従来のＤＲＡＭのように高集積化によって
Ｓｉ島の表面領域の寸法が短かくする必要がある場合で
も、トランジスタの寸法を、島表面と垂直方向には短か
くする必要がなく、ゲート電圧、ソースドレイン耐圧の
劣化等の短チャンネル化に伴う悪影響を回避することが
できる。

第２図は、図中の４つの正方形がＳｉ島の溝部を示して
おり、各々メモリーセルに対応する。このＳｉ島の溝部
の周囲に酸化膜４とセルプレート１があシ容量を形成す
る。ゲート電極５はワード線に相当し、ビット線６とメ
モリーセル上で交叉している。

ここで、例えばＳｉ島の溝の面積を１μｍ’　（１μｍ
×１μｍ）−溝と溝の間かくを０，２μｍ、チップ面積
を８０−、メモリーセルアレーに必要とされる領域を８
０％と仮定すると、約４０メガビツトの集積度を得る事
ができる。

ここで、トランジスタの形成領域は、１μｍ×０．５μ
ｍの大きさであシ、極めて高集積化が可能となる。

９ヘーシ また、溝深さを４μｍ、ゲート酸化膜の厚さを１００人
とすると、容量の太きさは、５５フユムトフアラツドに
なシ、これは電荷蓄積のためには充分な大きさの容量で
ある。

なお、ワード線の寸法は、本実施例では０．２〜ＩＪ３
μｍとなり、又ビット線の寸法は０．８〜ｊＱ／１ｍと
仮定している。

更に、本実施例の製造方法に関しもう少し詳しく説明す
る。

まず第３図（ａ）に示す様に−Ｐ型半導体Ｓｉ基板２に
、例えばリアクティブイオンエッチ（ＲＩＥ）法により
、深さ４μｍの溝を形成する。さらに−容量酸化膜４を
１００人程変成長させた後、溝内部にポリシリコンを堆
積して一方の電極であるセルプレート１を形成する。

次に、全面に保護酸化膜を約２００人形成後、第３図（
ｂ）に示す様に一３ｉの選択エピタキシャル成長領域と
ポリシリコン成長領域を例えばウェットエツチングによ
り露出させ、かつ他の領域の保護酸化膜１５は残す。

１０７、−ノ このエピタキシャル成長に関しては、基板をアンモニア
過酸化水素水で洗浄後、分子線エピタキシャル成長装置
に導入し、圧力１ｏ　’Ｔｏｒｒ、基板温度７ｏ○〜８
００℃で全面を非常に強度の弱いＳｉビームにより、露
出した表面の清浄化処理を行った後、不純物を含むＳｉ
層を基板温度６０ｏ℃〜７００℃で成長させる。この時
、基板Ｓｉが露出している領域ではエピタキシャル層に
、５ｉ０２上及びポリシリコン上ではポリシリコン層に
なる。

−また、この成長中に、不純物ドーピングを行うことに
より、Ｓｉ層ばＡｓを含む層、Ｂを含む層およびＡｓを
含む層からなシ、ＡＳ濃度は１０１９〜１０２０Ｃ７ｎ
−６、Ｂ濃度は１０１６ｃｍ−３であシ、これらの各層
に各々ノース領域７．チャンネル層１３およびドレイン
領域９が形成される。これら各々の層の厚さは−Ａｓを
含む層がｏ、３μｍ、Ｂを含む層が０−８μｍとなる。

次に、沸硝酸液によりエ・ンチングを行ない、不用なポ
リシリコン領域の一部を除去して第３図（Ｃ）に示す様
に、基板上のエピタキシャル層及び、容量酸化膜４とセ
ルプレート１が表面に１１、−〉 露出した領域の土丹に成長したポリシリコン層１２を残
す。

この分子線成長法を用いた利点は、Ｐ／Ｎ接合部におい
て、急峻な不純物プロファイルを得る事ができる為、ソ
ース領域７．ドレイン領域９の厚さが大きくならない事
であシ、従って本発明に於てエピタキシャル層の選択成
長に、分子線法を用いる事は、一つの重要な特徴である
。

更に、基板を酸化して約１００人種度の酸化膜１６　（
ｉ３図（（１））　ヲエビタキシャル層及び、ポリシリ
コン層１２の表面に成長させる。この全面に、例えばポ
リシリコンの様な電極形成用金属を堆積し、写真食刻法
により、この垂直ＭＯＳトランジスタのゲート電極５を
なすワード線形成領域のみを残して他の領域を除去する
。このため、例えばレジスト除去後、全面をＲＩＥによ
りエッチバックを行ない、第３図（（１）に示す様な形
のゲート電翫５を形成する。

更に第３図（ｅ）に示す様に基板全面に、層間絶縁膜１
７を堆積後、平坦化の為に、例えば、レジスト塗布、又
は５ＯＣ（スピン・オン・グラス）等の５ｉ０２を含む
溶剤塗布を行ない、平坦化層１８を形成する。層間絶縁
膜１７は例えば、プラズマＣＶＤ法により３Ｑ○℃程度
の温度で５ｉ０２を堆積する。

基板全面をＲＩＥによりエツチングして、第１図に示す
様な平坦な層間絶縁膜１７を形成後、エピタキシャル層
のドレイン領域９に接触するコンタクト窓を開孔する。

全面に、配線用金属例えば、Ａβをスパッタ蒸着して、
ビット線６のみを残して、曲の領域のＡβを除去する。

最後に、ビット線６、トランジスタの保護の為に、パッ
シベーション膜１４を形成する。ハソシヘ−’／ヨン膜
としては、例えば、プラズマＣＶＤ法により、３００℃
程度の温度でＳｉＮを堆積する。

発明の効果 本発明のメモリーセル構造をとる事により、トランジス
タの形成に必要とされる面積は従来構造の約１／１ｏ　
　まで低減できる。その結果、メモリーセル面積も大巾
に減少し、かつ、短チャンネル効１３、。

果を生じない良好なトランジスタ特性を得る事が可能に
なる。

例えば、チップ面積を８０ｍＡと仮定しても、約４０メ
ガビツトの集積度を有するＤＲＡＭを形成する事が可能
になる。

本発明のメモリーセル構造をとる事により、メモリーセ
ル面積が小さくなっても一短チヤンネル効果を生じない
良好なトランジスタの作製が可能になる。

本発明のメモリーセルの製造方法をとる事により、トラ
ンジスタのＰ／Ｎ接合部において、急峻なプロファイル
を得る事ができる為、ソースドレインの厚さが大きくな
らず、平坦性を悪化させない。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体メモリ装置の断
面構造図、第２図は同半導体メモリ装置のアレイの要部
平面図、第３図（ａ）〜（ｅ）は本発明の半導体メモリ
装置の製造方法を示す工程断面図−第４図は従来の半導
体メモリ装置の断面構造図である。 １・・・・・・セルプレート、２・・・・・・Ｐ型シリ
コン基板、４・・・・・容量酸化膜、５・・・・・・ゲ
ート電極へ６・・・・・ビット線、７・・・・・・ソー
ス領域、９・・・・ドレイン領域−１２・・・・・・ポ
リシリコン層、１３・・・・・・チャンネル層、１４・
・・・・保護膜、１７・・・・・・層間絶縁膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名＼ シ蚕

Claims (2)

【特許請求の範囲】
1. （１）半導体基板内に形成された溝と、この溝の内壁に
   形成された絶縁膜と、この絶縁膜に接し前記溝に満たさ
   れた一方の電極と、この一方の電極と前記絶縁膜を包む
   前記半導体基板を他方の電極とする２つの電極より成る
   容量を有し、前記一方の電極と前記溝の開口上部にて接
   する多結晶層と、この多結晶層と接し半導体エピタキシ
   ャル層にて垂直方向に積層形成されたソース領域、チャ
   ンネル領域およびドレイン領域よりなる垂直ＭＯＳトラ
   ンジスタを備え、前記ドレイン領域がビット線に接続さ
   れてなる半導体メモリ装置。
2. （２）半導体基板に溝を形成し、この溝の内壁に絶縁膜
   を形成し、更に一方の電極を満たす工程と、この一方の
   電極の前記溝開口上並びに前記半導体基板上に分子線エ
   ピタキシャル法により、順次第１の層と第２の層および
   第３の層を積層させる工程と、これらの第１、第２、第
   ３の層をエッチングし各々垂直トランジスタのソース領
   域、チャンネル領域、ドレイン領域とを形成する工程と
   、前記チャンネル領域の側壁にゲート酸化膜を形成し更
   にこのゲート酸化膜に接してゲート電極を形成する工程
   とを有し、前記溝開口上の前記一方の電極に前記分子線
   エピタキシャル法により接続体積される多結晶シリコン
   層と前記ソース領域が接続されており、前記ドレイン領
   域に金属配線より成るビット線を形成する工程を有する
   ことを特徴とする半導体メモリ装置の製造方法。