JPH03268462A - メモリセルを作成する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は半導体デバイスに関するものであり、とくにダ
イナミックランダムアクセスメモリ、すなわちダイナミ
ックＲＡＭ（以下ｄＲＡＭという）に係わるものである
。 ［０００２］

【従来の技術】

大規模モノリシックｄＲＡＭの開発は多くの問題を提起
しているが、そのうちでももっとも重要なものの１つは
、チップ１個に集積するメモリセルの数を増大させるた
めに個々のセルの寸法を縮小してもソフトエラーの発生
率が増大しないようにするには、どうすればよいかとい
うことである。大規模ｄＲＡＭはシリコンを主たる構成
材料として用いており、各メモリセルはソースがキャパ
シタと、ドレインがビットラインと、ゲートがワードラ
インとそれぞれ接続された１個のＭＯＳ電界効果トラン
ジスタを有するのが普通である。このようなメモリセル
は上記キャパシタに電荷を加えたときには論理１となり
、加えないときには論理Ｏとなるように動作する。この
場合のセルキャパシタは、薄い酸化物層により上層とし
ての電極層から分離され力り空乏層により基板と分離さ
れた反転層により形成するのが、従来の方式であった。 しかしながら回路動作を安定に保持するためには、該キ
ャパシタの容量はこれを充分なＳ／Ｎ比を与えるような
大きな値とすることが必要となり、そのためには基板内
における当該キャパシタの占有面積を太きくしなければ
ならない。さらに、このようなＭＯＳキャパシタはアル
ファ粒子により基板中に生成される電荷や（５ＭｅＶの
アルファ粒子で２００ヘムトクローン（ｆＣ）以上の有
害電子を生成することが可能である）、基板から侵入す
るノイズや、当該キャパシタの全域にわたるＰＮ接合リ
ーク、および当該セル中のＭＯＳ　　ＦＥＴのサブスレ
ショルドリーク（スレショルド電圧以下でのリーク）等
の影響を受けやすい。ｄＲＡＭ１個にたくわえられる電
荷は通常２５０ｆＣであり、従って電源電圧が５ｖの場
合、前記キャパシタの容量はこれを５０ｆＦとすること
が必要で、電荷蓄積用の二酸化物理の厚さが１５０Ａの
場合は、約２０平方ミクロンのキャパシタ領域が必要で
あった。従来の２次元構造ｄＲＡＭを用いたメモリセル
においては、これがセルの寸法上の最小限度を規定する
ものであった。 ［０００３］ こうした問題に対するひとつの試みがジョリイらの［Ａ
　　Ｄｙｎａｍｉｃ　　ＲＡＭ　　Ｃｅ１ｌ　　ｉｎ　
　Ｒｅｃｒｙｓｔａｌｌｉｚｅｄ　　Ｐｏ１ｙｓｉｌｉ
ｃ。 ｎＪ　　（４ＩＥＥＥ　　Ｅｌｅｃ、　　Ｄｅｖ、　　
　Ｌｅｔｔ、　　　８．１９８３）でありこれはアクセ
ストランジスタや電荷蓄積キャパシタその他、セルの基
本素子をすべてシリコン基板上の酸化物層に被着したビ
ーム再結晶化ポリシリコン層内に形成しようというもの
である。この場合、ビットラインは再結晶化ポリシリコ
ン層中に含まれ、トランジスタをオンとすることにより
電荷蓄積領域に電荷が流入することとなる。電荷蓄積領
域としては上面、下面および三方を熱成長酸化物で囲ま
れた高不純物濃度の再結晶化ポリシリコンを用いる。か
くて得られる電荷蓄積能力は、当該領域上下の電極が薄
い酸化物層により再結晶化ポリシリコン中の電荷蓄積領
域と分離されているため、同等の蓄積面積とした通常の
キャパシタの能力の約２倍となる。しかもこの電荷蓄積
領域は、下層の酸化物によって該領域周辺の回路から基
板中に注入される電荷や、アルファ粒子その他ソフトエ
ラーの原因となる放射線等により基板中に入り込む電荷
から隔離されることとなる。さらにまた、ビットライン
の下方に厚い酸化物層が存在し、かつ側壁酸化物のアイ
ソレーションが完全であるため、ビットラインの容量が
減少するということもある。しかしながら、たとえ容量
を通常のものの２倍としたとしても、セルのキャパシタ
による占有面積を充分小さなものとすることは不可能で
ある。 ［０００４］ ｄＲＡＭを小型化するもうひとつの試みは、キャパシタ
の極板を基板内部にまで延在させることである。このよ
うなキャパシタはコルゲーテッド（波型）キャパシタと
呼ばれ、Ｈ，スナミらの「Ａ　　Ｃｏｒｒｕｇａｔｅｄ
　　Ｃａｐａｃｉｔｏｒ　　Ｃｅ１ｌ　　（ＣＣＣ）ｆ
ｏｒ　　Ｍｅｇａｂｉｔ　　Ｄｙｎａｍｉｃ　　ＭＯ３
ＭｅｍｏｒｉｅｓＪ　　（ＩＥＥＥ　　ＩＥＤＭ　　Ｔ
ｅｃｈ、　　Ｄｉｇｅｓｔ　　８０６１９８２）や、同
じ＜Ｈ，スナミらの「Ａ　　Ｃｏｒｒｕｇａｔｅｄ　　
Ｃａｐａｃｉｔｏｒ　　Ｃｅ１ｌ　　（ＣＣＣ）ｆｏｒ
　　Ｍｅｇａｂｉｔ　　Ｄｙｎａｍｉｃ　　ＭＯＳ　　
ＭｅｍｏｒｉｅｓＪ　　（４ＩＥＥＥ　　Ｅｌｅｃ、　
　Ｄｅｖ、　　Ｌｅｔｔ。 ９０．１９８３）や、さらには■、イトーらの「Ａｎ　
　Ｅｘｐｅｒ　ｉｍｅｎｔａｌ　　１Ｍｂ　　ＤＲＡＭ
　　ｗｉｔｈ　　０ｎ−Ｃｈｉｐ　　Ｖｏｌｔａｇｅ　
　Ｌｉｍ１ｔｅｒＪ　　（１９８４ＩＥＥＥ　　ｌ５Ｓ
ＣＣＤｉｇｅｓｔ　　ｏｆ　　Ｔｅｃｈ。 Ｐａｐｅｒ　　２８２）　等にその記載がある。このコ
ルゲーテッドキャパシタはシリコン基板の内部に２．５
ミクロンの深さまで延びており、これを製作するにはエ
ッチ法によってトレンチ（ｔｒｅｎｃｈ）を形成した後
、ウェットエッチを施すことによりドライエッチに起因
する傷や汚れを除く。かくしてトレンチを形成した後、
二酸化シリコン／窒化シリコン／二酸化シリコンの３層
からなる電荷蓄積層をトレンチ壁部に形成し、しかる後
トレンチをＬＰＧＶＤポリシリコンにより充填して終り
とする。このようなコルゲーテッドキャパシタは、容量
を６０ｆＦとする３層７ミクロンのセルの場合、通常の
セルとくらべてその容量は７倍以上であるとの由である
。

【０００５】 セルキャパシタの占有面積を低減させるための第３の試
みは、上述のようにトレンチを形成する方法と類似のも
のであって、たとえばＥ、アライによる「Ｓｕｂｍｉｃ
ｒｏｎ　　ＭＯＳ　　ＶＬＳＩ　　Ｐｒｏｃｅｓｓ　　
ＴｅｃｈｎｏｌｏｇｉｅｓＪ　　（ＩＥＥＥ　　ＩＥＤ
Ｍ　　Ｔｅｃｈ、　　Ｄｉｇｅｓｔ　　１９，１９８３
）やにミネギシらによる「Ａ　　Ｓｕｂｍｉｃｒｏｎ　
　ＣＭＯ３Ｍｅｇａｂｉｔ　　Ｄｙｎａｍｉｃ　　ＲＡ
Ｍ　　Ｔｅｃｈｎｏｌｏｇｙ　　Ｕｓｉｎｇ　　Ｄｏｐ
ｅｄ　　Ｆａｃｅ　　Ｔｒｅｎｃｈ　　Ｃａｐａｃｉｔ
ｏｒ　　Ｃｅ１ｌＪ　　（ＩＥＥＥ　　ＩＥＤＭＴｅｃ
ｈ、　　Ｄｉｇｅｓｔ　　３１９．１９８３）や、Ｔ、
　モリエらによる「Ｄｅｐｌｅｔｉｏｎ　　Ｔｒｅｎｃ
ｈ　　Ｃａｐａｃｉｔｏｒ　　Ｔｅｃｈｎｏｌｏｇｙｆ
ｏｒ　　Ｍｅｇａｂｉｔ　　Ｌｅｖｅｌ　　ＭＯＳ　　
ｄＲＡＭＪ　　（４ＩＥＥＥ　　Ｅｌｅｃ、　　Ｄｅｖ
、　　Ｌｅｔｔ、　　４１１．１９８３）等にその記載
があルカ、これらはいずれもキャパシタの極板を基板に
平行とする代りに、基板のトレンチ壁部に形成すること
とした以外は、通常のセルと同様の構成としてメモリセ
ルについて述べたものである。このようなトレンチ（溝
掘り）キャパシタは単に深いトレンチを用いるだけで基
板の単位面積あたりの容量を大きくとることができるも
ので、上記３論文によれば次のようにして製作される。 すなわち、まず結晶方位（１００）　　Ｐ型、抵抗率４
−５オ−ＡＣｍ（７）シリコン基板に輻０，４−１．０
ミクロンのトレンチを形成したものを電子ビーム直接描
画法により作成する。ついで約１４ミリＴｏｒｒの圧力
下でＣＢ　ｒ　Ｆ　３による反応性イオンエツチング（
ＲＩ　Ｅ）によって深さ１−３ミクロンのトレンチを侵
刻した後、硝酸、酢酸、フッ化水素酸の混合液中でエッ
チ処理を施すことにより、トレンチ表面からＲＩＥ処理
に起因する傷を取り除く。次にＰＨ／５ｉＨ４１０２ガ
スシステムを用いたＣＶＤによりＰＳＧ　（燐シリケー
トガラス）を蒸着してトレンチ表面層中に燐を拡散させ
、フッ化水素酸によりＰＳＧをエッチ除去する。つづい
てトレンチ表面上に１５０−５００Ａの３１０２を乾燥
酸素中で成長させるか、またはＣＶＤによりＳｉ３Ｎ４
を厚さ５００Ａに蒸着し、最後にＬＰＧＶＤポリシリコ
ンによりトレンチを埋める。このようにトレンチ側壁の
単位面積あたりの容量は通常のキャパシタの単位面積あ
たりの容量に匹敵するものであり、従ってトレンチ深さ
を大きくしたキャパシタは、基板の単位面積あたりの電
荷蓄積面積を増大させることにより、セルの基板面積を
低減させることが可能である。 ［０００６］ 他方、トレンチを用いてアイソレーションを行なうこと
も周知の技法であってその研究も広く行なわれており、
たとえばＲ，ラングによる「Ｄｅｅｐ　　Ｔｒｅｎｃｈ
　　ｌ５ｏｌａｔｅｄ　　ＣＭＯ３ＤｅｖｉｃｅｓＪ　
　（ＩＥＥＥ　　ＩＥＤＭ　　Ｔｅｃｈ、　　Ｄｉｇｅ
ｓｔ　　２３７．１９８２）や、Ｋ、チャムらによる「
Ａ　　５ｔｕｄｙ　　ｏｆ　　ｔｈｅ　　Ｔｒｅｎｃｈ
　　Ｉｎｖｅｒｓｉｏｎ　　Ｐｒｏｂｌｅｍ　　ｉｎ　
　ｔｈｅ　　Ｔｒｅｎｃｈ　　ＣＭＯ３Ｔｅｃｈｎｏｌ
ｏｇｙＪ　　（４ＩＥＥＥ　　Ｅｌｅｃ、　　Ｄｅｖ、
　　Ｌｅｔｔ、　　　３０３．１９８３）や、Ａ。 ハヤサカらによる「Ｕ−Ｇｒｏｏｖｅ　　ｌ５ｏｌａｔ
ｉｏｎ　　Ｔｅｃｈｎｉｑｕｅ　　ｆｏｒ　　Ｈｉｇｈ
　　５ｐｅｅｄ　　Ｂｉｐｏｌａｒ　　ＶＬＳＩ’　　
ｓＪ　　（ＩＥＥＥ　　ＩＥＤＭ　　Ｔｅｃｈ、　　Ｄ
ｉｇｅｓｔ　　６２．１９８２）や、Ｈ，ゴトーらによ
る「Ａｎ　　ｌ５ｏｌａｔｉｏｎ　　Ｔｅｃｈｎｏｌｏ
ｇｙ　　ｆｏｒ　　ＨｉｇｈＰｅｒｆｏｒｍａｎｃｅ　
　Ｂｉｐｏｌａｒ　　Ｍｅｍｏｒｉｅｓ−−ＩＯＰ−Ｉ
ＩＪ　　（ＩＥＥＥ　　ＩＥＤＭ　　Ｔｅｃｈ、　　Ｄ
ｉｇｅｓｔ　　５８．１９８２）や、Ｔ、ヤマグチらに
よる「Ｈｉｇｈ−５ｐｅｅｄ　　Ｌａｔｃｈｕｐ−Ｆｒ
ｅｅ　　０５−μｍ−Ｃｈａｎｎｅｌ　　ＣＭＯ５Ｕｓ
ｉｎｇ　　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　　ＴｉＳｉ２　
ａｎｄ　　Ｄｅｅｐ　　Ｔｒｅｎｃｈ　　ｌ５ｏｌａｔ
ｉｏｎ　　Ｔｅｃｈｎｏｌｏｇｉｅｓｊ　　（ＩＥＥＥ
　　ＩＥＤＭ　　Ｔｅｃｈ、　　Ｄｉｇｅｓｔ　　５２
２．１９８３）や、Ｓ、コーヤマらによる「Ｄｉｒｅｃ
ｔｉｏｎｓ　　ｉｎ　　Ｃｓｔ　　１５１．１９８３）
や、Ｋ、チャムらによる「Ｃｈａｒａｃｔｅｒｌｚａｔ
ｉｏｎ　　ａｎｄ　　Ｍｏｄｅｌｌｉｎｇ　　ｏｆ　　
ｔｈｅ　　Ｔｒｅｎｃｈ　　５ｕｒｆａｃｅ　　Ｐｒｏ
ｂｌｅｍ　　ｆｏｒ　　ｔｈｅ　　Ｔｒｅｎｃｈ　　Ｉ
ｓｏｌａｔｅｄＣＭＯ３ＴｅｃｈｎｏｌｏｇｙＪ　　（
ＩＥＥＥ　　ＩＥＤＭ　　Ｔｅｃｈ、　　Ｄｉｇｅｓｔ
　　２３．１９８３）等にその記載がある。これらに記
載されたアイソレーション用トレンチは、トレンチ形成
コルゲーテッドキャパシタの作成につきさきに述べたと
同様の方法で形成される。すなわち、パターン形成（典
型的には酸化物ノマスクを用いて行なう）や、ＣＢ　ｒ
　Ｆ　３、ＣＣｌ４、Ｃｌ２Ｈ２、ＣＣｌＯ３等による
ＲＩＥ処理や、侵刻処理や、側壁部の熱酸化（ＬＰＣＶ
Ｄによる窒化物層形成をともなう）や、さらにはポリシ
リコンによる埋込み等の処理手順を用いるものである。 ［０００７］

【発明が解決しようとする問題点】

しかしながらトレンチキャパシタを用いることは、ｄＲ
ＡＭセルを小壓化する上での問題を完全に解決するに至
るものではなく、縦形配置のＦＥＴや略略縦形配置とし
たトレンチキャパシタなど、いずれの場合においても、
セルが基板を占有する面積は依然として大きいのが現状
である。 ［０００８］

【問題点を解決しようとするための手段】本発明はセル
キャパシタを形成した基板に設けたトレンチの側壁にセ
ルトランジスタを形成し、該トレンチの上方でワードラ
インおよびビットラインがたがいに交差するようにした
１トランジスタ型ｄＲＡＭセルの構造、およびこのよう
なセルからなるアレイを提供するもので、これによりト
ランジスタをキャパシタの上面に積層させて基板上のセ
ル面積を最小限とすることにより、個々のセルの集積密
度を高めるようにしたものである。 本発明の一実施態様において、キャパシタの一方の極板
とトランジスタのチャンネル領域とは上記トレンチのバ
ルク側壁中に形成され、また該キャパシタの他方の極板
と該トランジスタのゲート領域とは該トレンチを充填す
るポリシリコンにより形成され、かつトレンチの内側の
酸化物層により分離される。なお信号電荷は上記ポリシ
リコンにより形成された方のキャパシタ極板に蓄積され
る。 ［０００９］

【実施例】

図ＩＡは本発明の実施例としてビットラインおよびワー
ドラインに接続した１トランジスタ１キヤパシタセルを
示すもので、その動作態様は下記の通りである。すなわ
ち、キャパシタ１２は１ビツトの情報を表わす電荷を蓄
える（たとえば電荷が蓄積されてない状態は論理Ｏを表
わし、キャパシタの極板間電位５ボルトに対応する電荷
量が蓄積された状態は論理１を表わすものとする）。こ
の１ビツトの情報は、ゲート１６に接続されたワードラ
イン１４に電圧を印加するごとにアクセスされ（読出し
、あるいは新しいビットの書込みを行なう）これにより
トランジスタ１８をオンとする。このトランジスタ１８
がオンとなることにより、キャパシタ１２はビットライ
ン２０と導通して、読出しまたは書込みが行なわれる。 その際、漏洩電流その他の原因によるキャパシタ１２の
蓄積電荷の消滅分を補償すべく定期的に電荷のリフレッ
シュを行なう必要があり、これがすなわちダイナミック
ＲＡＭ　（ｄＲＡＭ）なる名称の由来である。 ［００１０］ 図ＩＢワードライン１４およびビットライン２０からな
るｄＲＡＭアレイにおける各ラインの交点に、上記実施
例のメモリセル３０を配設したアレイの一部を示す平面
図であり、ビットライン２０はワードライン１４の下方
を通るように形成されている。これらメモリセル３０は
基板中でこれらラインの下方にまで延在して、メモリ密
度を最大とするようにしである。いま図示のように最／
」＼図形寸法をｆ、最小層間合せ許容寸法（最小刷り合
せ誤差許容量）をＲとすると、各セルの面積は（２（ｆ
＋Ｒ））となる。従ってたとえば最小図形寸法が１．０
ミクロン、最、ｒＪｚ層間合せ許容寸法が０．２５ミク
ロンである場合は、各セルの面積は約６．２５平方ミク
ロンとなる。 ［００１１］ 図２は本発明の実施例たる上記メモリセル３０の断面図
である。このメモリセル３０はＰ型エピ層３４を有する
Ｐ　型シリコン基板３２に形成されており、Ｎ“型埋込
層からなるビットライン２０と、ビットライン絶縁用の
酸化物層４２とＮ゛ポリシリコンよるワードライン１４
と前記トランジスタ１８のチャンネル４４と、該トラン
ジスタ１８のゲート酸化物層４６と、このトランジスタ
１８のソース領域を形成するＮ　拡散領域４８と、上記
Ｐ　型基板３２を前記キャパシタ１２の一方すなわち接
地側極板とした場合の他方の極板を形成するＮ　ポリシ
リコン領域５０と、このキャパシタ１２の両極板間に絶
縁層を形成する酸化物／窒化物／酸化物スタック５２と
を有する。この図２におけるメモリセル３０の断面は図
ＩＢの矢印線２−２に対応しており、従ってトレンチ形
成キャパシタ１２およびトランジスタ１８の断面構造は
この図ＩＢより明らかであろう。 ［００１２］ 上述のような構成のメモリセル３０において、キャパシ
タ１２はその一方の極板がＮ　領域４８．５０により、
他方の極板が基板３２およびエビ層３４によりそれぞれ
形成されている。ただしこの場合、エビ層３４の不純物
濃度はＰ　型の基板３２よりもはるかに低いものとする
ことにより、拡散領域４８とエビ層３４のＮ　　／Ｐ接
合の容量およびＮ　型ポリシリコン領域５０／スタツク
５２／Ｐ型エピ層３４の容量がいずれもＮ　ポリシリコ
ン領域５０／スタツク５２／Ｐ　基板３２の容量よりも
はるかに小さく、無視しうる程度であるようにする。ま
た次に説明するように、エビ層３４の極板面積は基板３
２の極板面積よりも小さく、この理由によってもエビ層
３４自体の容量はさして重要なファクタとはならない。 なお形成するトレンチの断面を１×１ミクロンとし深さ
を５ミクロンとする場合は、この１ミクロン分の深さを
エビ層３４およびビットライン２０層により得るものと
し、このとき前記キャパシタ１２の極板面積は約１７平
方ミクロンとなる。また図示のＰ　基板３２は図ＩＢに
示すアレイのメモリセル３０すべてに共通の接地層であ
る。 ［００１３］ 各メモリセル３０のトランジスタ１８はポリシリコンゲ
ートを有するバルクシリコン構成となっており、チャン
ネル４４はＰエピ層３４の一部であり、ソース領域４８
（キャパシタ１２の一方の極板の一部でもある）および
ドレイン領域２０（ビットライン２０でもある）はＰエ
ピ層３４中のＮ　拡散物質であり、ゲーリシリコンのワ
ードライン１４層の一部である。絶縁酸化物層４２はか
なりの厚みであるが、それでもゲートとしてのワードラ
イン１４は、トランジスタ１８のソースおよびドレイン
領域とオーバーラツプする構造となっている。 ［００１４］ つぎに上記構成のメモリセル３０の制作方法の実施例に
つき説明するが、この説明を通して該メモリセル３０の
寸法上および材料上の特徴についても明らかにする。図
３Ａないし図３Ｇはこの制作手順を示すものである。 ［００１５］ １、結晶方位を（１００）とする抵抗率１ｘｌＯ”オー
ムｃｍ以下のＰ　ンリコン基板３２に、キャリア濃度が
２×１０１６個／Ｃｍ３でカリ、すべての熱処理完了後
における厚みが最終的に２．０ミクロンとなるような厚
みのＰエピ層３４を成長させる。フィールド酸化物層３
６およびＰ型チャンネルストップ３８を通常の方法によ
り形成した後、応力緩和用の酸化物層を成長させてこの
酸化物層にＬＰＶＤ窒化物を蒸着する。ついで活性領域
（ビットライン２０およびセルアレイの周辺部）のパタ
ーン化およびプラズマエツチングにより、この活性領域
外の窒化物および酸化物を除去し、窒化物層をマスクと
してボロンの注入を行なうことにより、キャリア濃度が
１×１０　個／Ｃｍ３のチャンネルストップ３８を深さ
４０ＯＡまで形成した後、前記フィールド酸化物層３６
を８００ＯＡの厚さに成長させる。ついで窒化物層を除
去した後、フォトリソグラフィ法により前記活性領域の
うちビットライン２０を形成する部分を画定して、キャ
リア濃度が１×１０２０個／Ｃｍ３となるようにヒ素の
注入を行なって、これらビットライン２０を深さ２００
０Ａにまで形成する。しかる後にフォトレジストを除去
して、酸化物による保護膜を形成して得た構造を図３Ａ
および図３Ｂに示す。ここに図３Ａはビットライン２０
に沿う断面図であり、また図３Ｂはビットライン２０と
直行する面における断面図である。なお、ビットライン
２０の線幅は図ＩＢにつき述べたように約１．５ミクロ
ンとする。 ［００１６］ ２、　断面１ミクロンのトレンチを形成すべく、厚さ１
ミクロンのプラズマニンハンスドＣＶＤ酸化物層６４を
蒸着しパターン化する。このパターン化酸化物層６４を
マスクとして用いてＨＣＩによるＲＩＥ処理を行なうこ
とにより、トレンチを深さ１．２５ミクロンにまで侵刻
する。かくて形成されたトレンチの壁面からＲＩＥ処理
による傷および汚れを酸によるウェットエッチにより除
去した後、保護酸化物層６５をトレンチの壁面および底
部に熱成長させ、さらにトレンチの側壁処理にＬＰＣＶ
Ｄによる窒化物６６の蒸着を用いることにより、側壁上
の酸化物層を保護して、引き続く処理工程における拡散
の進行を抑えるようにする。 上記酸化物層６５の厚みはたとえば約２００Ａとし、ま
た窒化物層６６の厚みはたとえば１００ＯＡとする。か
くて得られる構造を図３Ｃに示す。なおこの図３０は以
下の図３Ｄないし図３Ｇも同様であるが、いずれもビッ
トライン２０に沿う断面を示す図である。 ［００１７］ ３、　つぎに再度ＨＣＩを用いたＲＩＥ処理を行なって
、上記トレンチをさらに掘り下げる。この場合、前記酸
化物層６４も若干浸食されるが、この層は当初の蒸着厚
みを充分大きくとっであるため、格別問題は生じない。 かくてトレンチの深宅が最終的に約５．０ミクロンとな
った時点で、前述のようにして該トレンチを清浄化し、
酸化物を熱成長させて厚さ１００Ａのキャパシタ１２の
絶縁層スタック５２を形成した後、ＬＰＣＶＤ法により
厚さ７５Ａの窒化物を被着形成する。つり）でこの窒化
物層の熱酸化を行なって誘電特性を完全なものとして、
初期の酸化物／窒化物／酸化物層からなるスタック５２
を得る。かくて形成されたトレンチには、図３Ｄに示す
ようにで不純物注入ポリシリコン（領域５０）を充填す
る。 ［００１８］ ４、　ポリシリコン領域５０に対して、たとえばフォト
レジスト上でスピンコーティングを行なうことによりこ
れを平坦化した後、その表面およびトレンチ内部の３０
０ＯＡまで完全にプラズマエッチ処理を施す。この場合
トレンチ内部のプラズマエッチは、絶縁スタック５２の
上端から下方、かつ基板３２の上方まで行なう。なお後
述するように、ポリシリコン領域５０がスタック５２の
上端のやや下方でカリ基板３２の上方に延在している場
合には、該ポリシリコン領域５０の上端位置はさして厳
密にしなくともよい。図３Ｅ参照。 ［００１９］ ５．　スタック５２の露出部を除去する（この場合、窒
化物層６６は該スタック５２よりもはるかに厚いため、
スタック５２の露出部を除去するに当って窒化物層６６
が大幅に除去されることはない）。ついで燐の気相拡散
により、厚みが少なくとも２０００Ａの拡散領域４８を
形成する（図３Ｆ）。なお図３Ｆでは拡散領域４８が２
個所に形成されているように見えるが、これら領域はト
レンチを取り囲む単一の環状領域の一部であって、前記
トランジスタ１８のソースを形成するものである。ただ
し現時点では、このトランジスタ１８のゲート酸化物層
はまだ形成されていない。 ［００２０１ ６、ＬＰＣＶＤによりＮ　５ホリシリコンの蒸着を行な
った後平坦化し、その平面およびトレンチ内の酸化物層
６５および酸化物層６６の直下まで完全にプラズマエッ
チを行なう。このＮ　ポリシリコン層は、ポリシリコン
領域５０の一部となってその厚みを大きくするもので、
図面（図３Ｇ）ではポリシリコン領域５０と同じ符号で
示しである。なおこの場合にも、ポリシリコン領域５０
が拡散領域４８と充分にオーバーラツプしてそれらの間
の電気的接触状態が良好で、かつ酸化物層６６および窒
化物層６５が全面的に露出してトランジスタ１８のゲー
トがそのチャンネル領域を確実に覆っている場合には、
ポリシリコン領域５０の上端位置はさして厳密なものと
しなくともよいが、これについても後述する。 ［００２１］ ７、　ポリシリコン領域５０および拡散領域４８の露出
部に熱酸化物層５６を厚さ約１０００Ａに成長させる。 この場合、酸化物層６５はその下縁部でバーズビークを
発生するが、それ以外の個所では窒化物層６６により成
長が妨げられる。 この熱酸化物層５６はトランジスタ１８のソース／ゲー
ト間寄生容量を低減すべく形成するもので、場合によっ
てはこれを省略してもよい。次に窒化物層６６をエッチ
した後、酸化物層６５　（および核層よりもはるかに厚
い熱酸化物層５６の一部）にウェットエッチを施してこ
れを除去することにより、チャンネル４４および拡散領
域４８の一部を露出させる。この露出したチャンネル４
４にゲート酸化物層４６を厚さ２５０人に成長させ、（
これにより熱酸化物層５６の厚さが増大する）ついでＮ
゛のポリシリコン層１４の蒸着およびパターン化を行な
って前記ワードライン１４を形成し、図２につき記載し
た断面構造のセルを得る。 ［００２２］ 次に本発明によるｄＲＡＭの第２の実施例（図４Ｃにメ
モリセル１３０で示す）　および本発明による製作方法
の第２の実施例につき、以下図４Ａないし図４Ｄを参照
して説明する。これら図４へ−図４Ｄは図２および図３
Ａ−図３Ｇとも同種の断面図である。 ［００２３］ １、結晶方位を（１００）とするＰ　基板１３２に厚さ
１００ＯＡの熱酸化物層１３５を成長させた後、厚さ１
ミクロンのプラズマエンハンスドＣＶＤ酸化物層１３７
を蒸着する。つぎにこの酸化物層１３７のパターン化を
行なって断面１平方ミクロンのトレンチを形成した後、
核層をマスクとして用いてＨＣＩによるＲＩＥ処理を行
ない、これらトレンチを深さ５ミクロンに食刻する。つ
いでトレンチ側壁を清浄化して、該側壁およびトレンチ
底面にキャパシタの酸化物層１５２を熱成長させ、しか
る後４ミクロンのヒ素注入のポリシリコン領域１５０を
スパッタ法により被着する（図４Ａ）。 ［００２４］ ２、　上記各酸化物層のウェットエッチ処理を行なう。 これによりキャパシタ酸化物層１５２の露出部が除去さ
れて、ポリシリコン領域１５０のうち酸化物層１３７上
の部分がリフトオフ（取り外）される。つづいて厚さ２
０００Ａの１−２オ一ムＣｍシリコンエピ層１４４の蒸
着および核層に対するイオン注入を行なうことにより、
Ｎ　ヒツトライン２０および前記トランジスタ１８のド
レインとなるべき層１２０と、トランジスタ１８のソー
スとなるべき領域１４８とを形成する（図４Ｂ）。この
場合、領域１４８はポリシリコン領域１５０の上面に形
成されるため、各種の欠陥をもつものであろうことが当
然予想されるが、トランジスタ１８のチャンネル領域と
なるのが上記エビ層１４４の無注入部分であるため、そ
のような欠陥はさして問題とならない。 ［００２５］ ３、　アニール処理を施すことにより、注入不純物の拡
散をうながして上記領域１４８を若干膨出さぜる。つい
でゲート酸化物層１４６を熱成長させて２５０Ａとした
後、Ｎ　ポリシリコンの蒸着およびパターン化を行って
ワードライン１４を形成する。かくて得られなｄＲＡＭ
セル１３０の構造を図４Ｃに示す。 ［００２６］ 次に本発明によるｄＲＡＭの第３の実施例につき説明す
る。この第３の実施例は、符号１６０で示され、上述の
ｄＲＡＭセル１３０の変形例であり、上述のような本発
明による方法の第２の実施例を変形した第３の方法実施
例により製作されるものである。なお以下の記載中、上
記と同じ符号は上記実施例における対応項目を示すもの
である。 ［００２７］ １、　上記第２の実施例の工程（１）を行なった後、工
程（２）による酸化物層のエッチ処理を行なう。 ［００２８］ ２、厚さ２０００ＡのＬＰＣＶＤポリシリコン層１４４
全１４４て、これに不純物の注入を行なうことによりＮ
　層１２０，１４８を形成する。この結果得られる構成
は図４Ｂのものと同等であるが、ただしこの場合は、領
域１２０，１４４．１５０は第２の実施例におけるよう
にエビ層ではなくポリシリコン層である［００２９］ ３、　アニール処理および固相エピタキシ処理により上
記領域１２０，１４４を基板１３２上でエビ層に変換す
るが、これにともなって領域１４８，１５０の一部が単
結晶化することとなる。図４Ｄにおける波形の破線は、
こうした部分的な単結晶化を概念的に示すものである。 ただしこのような結晶化領域のうち、動作の特性に影響
をもたらすのはもっばら前記領域１４４　（）ランジス
タ１８のチャンネル領域）のみである。なおこの処理に
用いる高温により、不純物イオンの拡散が生じて前記領
域１４８は図４Ｄに示すように膨出する。 ［００３０］ かくて前記Ｎ　型層１２０のパターン化およびエツチン
グを行なって、前記ビットライン２０を形成する。 ［００３１］ ４．　ついでゲート酸化物層１４６を厚さ２５ＯＡに成
長させた後、Ｎ′型ポリシリコン層１４の蒸着、パター
ン化およびエツチング処理を行なってワードライン１４
を形成する。かくて得られるｄＲＡＭセル１６０の断面
構造を図４Ｅに示す。

【○０３２】 上述のｄＲＡＭセル１３０，１６０の動作はいずれも、
さきに説明したセルメモリセル３０の動作と同等である
。すなわち、トランジスタ１８はそのドレイン２０、チ
ャンネル領域１４４、ソース１４８、ゲート１４がすべ
て縦型配置となっており、またキャパシタ１２について
も、その一方の極板をＮ　領域１４８／１５０により、
他方の極板をＰ　基板１３２によりそれぞれ形成すると
ともに、酸化物層１５２及び領域１４８と基板１３２間
の逆バイアス接合とによって誘電体層を形成するもので
ある。 ［００３３］ なおセル１６０の製作方法の上記工程（３）を変更し、
複数のビットライン２０間にチャンネルストップ領域を
画定し、インブラントするため固相エピタキシ処理を行
なった後、前記Ｎ　層１２０のパターン形成およびエッ
チ処理を行なうこととしてもよい。この場合のチャンネ
ルストップ領域の形成方法は、本発明による方法の第１
の実施例におけるビットライン２０間のチャンネルスト
ップ３８の形成方法に準する。 ［００３４］ 以上、本発明によるｄＲＡＭの実施例およびその製作方
法の実施例につき各種説明したが、これら実施例は上記
の各寸法やトレンチの形状、不純物注入深さ、代替材料
の種類等を適宜変更したり、イオン注入法に代えてイオ
ン拡散を用い、あるいはドライエツチングに代えてウェ
ットエツチング法を用いたり、ＲＩＥ法をおこなうにあ
たってＨＣＩの代りにハロゲン炭素化合物を用いたり、
前記保護用窒化物層６６を省略したり、その他もろもろ
の変更を加えること等は、これまでの記載からしてただ
ちに想到しうるところであろう。

【図面の簡単な説明】

【図１】 ＡおよびＢはそれぞれ本発明によるｄＲＡＭセルの等価
回路を示す概略図および該セルを用いたセルアレイを示
す平面図。

【図２】 本発明によるｄＲＡＭセルの第１の実施例を図ＩＢの線
２−２に沿う断面で示す断面図。

【図３】 ＡないしＧはこの第１の実施例によるｄＲＡＭセルを本
発明によるセル製作方法の第１の実施例により製作する
場合の一連の工程を示す図。

【図４】 ＡないしＥは本発明による第２および第３の実施例によ
るｄＲＡＭセルを本発明によるセル製作方法の第２およ
び第３の実施例により製作する場合に一連の工程を示す
図である。

【符号の説明】

１２　キャパシタ １４　ワードライン １６　ゲート １８　トランジスタ ２０　ビットライン ３０．１３０，１６０　　メモリセル ３２．１３２　　基板 ３４．１４４　　エビ層 ４２　酸化物層 ４４　チャンネル ４６．１４６　　ゲート酸化物層 ４８　拡散領域 ５０．１５０　　ポリシリコン領域 ５２．１５２　　酸化物／窒化物／酸化物スタック

【書類名】

図面

【図１】

【図２】

【図３】

【図４】 Ｅ

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板にメモリセルを作成する方法で
   あって：（ａ）上記基板の表面に不純物を導入して、セ
   ルアドレスラインとセルトランジスタドレインを提供す
   るステップ； （ｂ）上記基板中に上記アドレスラインを通して延びる
   側壁を伴ったトレンチを形成するステップ； （ｃ）上記側壁に絶縁層を形成するステップ；（ｄ）上
   記トレンチの底部に半導体物質を導入するステップ；及
   び（ｅ）上記トレンチ中の上記半導体物質の上にある上
   記側壁上の上記絶縁層の一部を除去し、 上記絶縁層の除去された領域の上記半導体物質に近接し
   た上記トレンチの上方部分を部分的に導体物質で充填し
   て上記セルトランジスタのソースを形成し、その結果上
   記半導体物質と上記導体物質がセルキャパシタの１つの
   プレートを、又基板がセルキャパシタの他のプレートを
   構成するようにし、かつ上記アドレスラインと上記トレ
   ンチ中の上記導体物質の間のトランジスタチャンネルを
   制御するため、上記トレンチ中の上記絶縁層の上に上記
   アドレスラインを越えて導体ゲート物質を形成する、 ことによりセルキャパシタとトランジスタを完成するス
   テップ；より構成されることを特徴とするメモリセルを
   作成する方法。