JPH01202868A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタ（ＦＥＴ）およびその
製造方法、特にショットキゲート型電界効果トランジス
タ（ＭＥＳＦＥＴ）およびその製造方法に関するもので
ある。

〔従来の技術〕

活性層をエピタキシャル成長により形成するＦＥＴでは
、ソース抵抗を低減するために、ソース電極と活性層と
の間にｎ＋層を設けることが知られている。このような
ＦＥＴの製造は、活性層の上にさらにｎ＋層を形成した
後にゲート電極形成部のｎ＋層を除去し、活性層上にゲ
ート電極を、ｎ＋層上にソース電極およびドレイン電極
をそれぞれ蒸着することにより行われる。

〔発明が解決しようとする課題〕

ところが、ゲート電極形成部のｎ　層を除去する際に、
ドライエツチング技術を用いると、活性層に大きなダメ
ージおよびストイキオメトリの変化を与えてしまうとい
う問題点がある。また、ウェットエツチング技術を用い
ると、活性層までエツチングされてその厚さ制御が困難
となり、そのために作製されたＦＥＴのしきい値等の特
性にバラツキが生じるという問題があった。

本発明の課題は、このような問題点を解消することにあ
る。

〔課題を解決するための手段〕

上記課題を解決するために本発明のＦＥＴは、エピタキ
シャル成長により形成された活性層と、この活性層上に
形成されこの活性層とは材質が異なり導電型が同一であ
る第１の高濃度半導体層と、前記活性層と材質および導
電型が同一であり前記第１の高濃度半導体層上に形成さ
れた第２の高濃度半導体層と、前記第１および第２の高
濃度半導体層を除去することにより露出した前記活性層
上に形成されたゲート電極と、前記ゲート電極の両側の
前記第２の高濃度半導体層上にそれぞれ形成されたソー
ス電極およびドレイン電極とを有するものである。さら
に、望ましくは、ゲート電極の形状をその上部が拡がっ
たものとしたり、活性層を２層のステップドープ構造と
するものである。

また、本発明の製造方法は、エピタキシャル成長に形成
された活性層上にこの活性層とは材質が異なり導電型が
同一の第１の高濃度半導体層を形成し、さらに、第１の
高濃度半導体層上に前記活性層と材質および導電型が同
一の第２の高濃度半導体層を形成する工程と、前記第２
の高濃度半導体層上の所定の領域にソース電極およびド
レイン電極を形成する工程と、前記第２の高濃度半導体
層上にゲート電極パターンが形成された適当な膜をマス
クにこの第２の高濃度半導体層をドライエツチングによ
り除去した後前記第１の高濃度半導体層を第２の高濃度
半導一体層をエツチングしないエッチャントを用いて選
択ウェットエツチングする工程と、前記第２の高濃度半
導体層のウェットエツチングにより露出した活性層上に
ゲート電極を形成する工程とを含むものである。

〔作用〕

ソース抵抗を低減するための高濃度半導体層が２つの層
で構成され、そのうちの下層（第１の高濃度半導体層）
が活性層と異なる材質であるので、ゲート電極形成部の
除去にあたり選択性のウニ・ソトエッチングが適用でき
る。すなわち、第１の高濃度半導体層をエツチングする
際に、活性層までエツチングすることがない。しかも、
第１の高濃度半導体層のエツチングはウェットエツチン
グであるので、活性層にダメージやストイキオメトリの
変化を与えない。

また、ゲート電極の上部を拡げた場合にはゲート長をミ
クロンオーダーに短くしてもゲート抵抗が大きくならな
い。さらに、活性層を２層構造とすれれば主としてＦＥ
Ｔの特性を決定する下層の活性層をその上層により保護
することができ、しかも、上層の不純物濃度が低いため
に、ゲート耐圧が向上する。

〔実施例〕 第１図は本発明の一実施例を示す工程断面図でアリ、そ
のうちの同図（Ｉ）はこれらの製造工程を経た結果作製
されるＦＥＴの断面構造を示すものである。

まず、半絶縁性ＧａＡｓ基板１上に ｐ−ＧａＡｓ層２、ｎ”−ＧａＡｓ層３、ｎ−−ＧａＡ
ｓ層４、ｎ　　−ＡＪＧａＡｓ層５、ｎ　−ＧａＡｓ層
６を順次エピタキシャルにより形成する。これらエピタ
キシャル層のうち、 ｐ−ＧａＡｓ層２は短チヤネル効果を抑制するための層
である。ｎ”　−ＧａＡｓ層３およびｎ”−−ＧａＡｓ
層４は活性層であり、このように活性層を２層のステッ
プドープ構造にすることによって、主としてＦＥＴの特
性を決定する下層のｎ　−ＧａＡｓ層３を、後述するｎ
　　−ＧａＡｓ層６のエツチングから保護し、さらに、
ゲート耐圧の向上を図ることができる。ｎ　　−Ａｊ７
ＧａＡｓ層５およびｎ　　−ＧａＡｓ層６はＦＥＴのソ
ース抵抗を低減するための層であり、２層構造となって
いるので、後述する工程を経ることによりゲート電極下
に所望の活性層を得ることができる。（第１図（Ａ））
。

つぎに、ｎ　　−ＧａＡｓ層６上にレジストを塗布して
下段レジスト層７を形成し、その上にＳ　Ｉ　Ｏ２膜８
を堆積した後、再度レジストを塗布して上段レジスト層
９を形成する。そして、上段レジスト層９を通常のホト
リソグラフィ技術を用いてゲート電極パターンをパター
ンニングする（第１図（Ｂ））。

つぎに、パターンニングされた上段レジスト層９をマス
クとしてＣＦ４＋Ｈ２ガスを用いた反応性イオンエツチ
ング（ＲＩ　Ｅ）によりＳ　ｉＯ２膜８を選択エツチン
グし、さらに、ｏ２ガスを用いたＲＩＥにより下段レジ
スト層７を選択エツチングする。このとき、下段レジス
ト層７のエツチングはＳ　ｌ　０２膜８に比べて内部ま
で加工されるため、アンダーカット部１１が形成される
。また、下段レジスト層７のエツチングの際に上段レジ
スト層９も同時に除去されるため、ＳｉＯ２膜８と下段
レジスト層７からなる丁字形のダミーゲート１０が形成
される。なお、アンダーカット部１１の長さは下段レジ
スト層７の膜厚等によっである程度調整可能であり、本
実施例では片側で０．２μｍ１合計０．４μｍ程度のア
ンダーカットがなされている（第１図（Ｃ））。

つぎに、ダミーゲート１０を含む表面全体にＳ　１０２
　Ｍｌ　２を堆積しく第１図（Ｄ））　、ダミーゲート
１０をリフトオフすると、ダミーゲート１０の下層のパ
ターンが除去されたＳｉｏ２膜１２を得る。そして、そ
の上にレジスト膜１３を形成し、通常のホトリソグラフ
ィ技術を用いてソース・ドレイン電極（オーミック電極
）形成領域の除去されたパターンを形成する（第１図（
Ｅ））。

ついで、レジスト膜１３をマスクに、ＲＩＥでＳ　ｉＯ
２膜１２をエツチングした後、オーミック金属を表面に
蒸着する。ヰして、レジスト膜１３をリフトオフするこ
とによりソース電極１４、ドレイン電極１５を形成する
（第１図（Ｆ））。

つぎに、再びレジストを表面全体に塗布してレジスト膜
１６を形成し、ホトリソグラフィ技術によりゲートパタ
ーンを形成する。このときのゲートパターンは、ダミー
ゲート１０を形成したときのゲートパターンと同一であ
る。その後、レジスト膜１６およびレジスト膜１６のゲ
ートパターン中に露出しているＳ　ｉＯ２膜１２をマス
クにし、反応ガスにＣＣ】２Ｆ２＋Ｈｅを用いて　＋−
ＧａＡｓ層６を選択的にドライエツチングする。

このとき、ｎ　　−ＧａＡｓ層６は内部に入り込んでエ
ツチングされるため、ＳｉＯ２膜１２膜端２はｎ　　−
ＧａＡｓ層６の端面に対して突出し、庇部を形成する（
第１図（Ｇ））。

ついで、エッチャントとしてＫＩ：１２二Ｈ２０を用い
、ｎ　　−ＡｊｐＧａＡｓ層５をウェットエツチングす
る。このとき、活性層であるｎ−−ＧａＡｓ層４はこの
エッチャントではエツチングされないため、ｎ　　−Ａ
ＩＩＧａＡｓ層５の選択性のウェットエツチングが達成
できる（第１図（Ｈ））。

最後に、ゲート金属を蒸着し、レジスト膜１６をリフト
オフすることによりゲート電極１７を形成し、トランジ
スタが完成する。なお、　＋−ＧａＡｓ層６表面での蒸
着はＳ　Ｉ　Ｏ２膜１２の庇部によって規制されるため
、ゲート長は互いに対向するＳ　ｉＯ２膜１２の庇間距
離とほぼ等しくなる。したがって、ダミーゲート１０を
形成する際に用いたゲートパターンのゲート長よりも短
いゲート長となる。また、ＳｉＯ２膜１２主１２上部に
おいては、レジスト膜１６に設けられたゲートパターン
と等しい長さとなる。

なお、本実施例では、ゲート長を規制するための層とし
てＳ　ｉＯ２膜１２を用いているが、第１図（Ｅ）から
（Ｆ）にかけて行うオーミック領域の選択エツチングが
可能であれば、他の材料でもよい。

また、ＧａＡｓを活性層に用いたトランジスタを例に挙
げたが、その他の半導体、例えばＩｎＰを活性層に用い
たトランジスタにも本発明は適用できる。

〔発明の効果〕

以上説明したように、本発明のＦＥＴおよびその製造方
法によれば、ソース抵抗を低減するための高濃度半導体
層が適当な２つの層で構成されるので、第１の高濃度半
導体層をエツチングして活性層のゲート電極形成部を露
出する際に、活性層までエツチングすることがない。し
たがって、ゲート電極下の活性層の層厚を厳密に制御す
ることができ、その結果、しきい値電圧等の特性のバラ
ツキを極めて小さいものとすることができる。また、活
性層のゲート電極形成部を露出する際にはウェットエツ
チングが用いられるので、活性層にダメージやストイキ
オメトリの変化を与えず、この点においても特性を安定
化させることができる。

また、ゲート電極の上部を拡げた構造とすればゲート抵
抗を低く抑えることができ、活性層を２層構造とすれば
、その上に形成された高濃度半導体層のエッチ′ングの
際に少なくとも下層の活性層は保護することができ、し
かも、上層の活性層の存在によりゲート耐圧の向上が図
れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す工程断面図である。 １・・・半絶縁性ＧａＡｓ基板、２−・ｐ−ＧａＡｓ層
、３−ｎ”−ＧａＡｓ層、４−ｎ−−ＧａＡｓ層、５−
＝　ｎ　”　−Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ層、６−ｎ　　
−ＧａＡｓ層、７・・・下段レジスト層、８・・・Ｓｉ
Ｏ２膜、９・・・上段レジスト層、１０・・・ダミーゲ
ート、１１・・・アンダーカット部、１２・・・Ｓ　ｉ
Ｏ２膜、１４・・・ソース電極、１５・・・ドレイン電
極、１６・・・レジスト膜。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　塩　　　１）　　辰　　　也実施例の工程断面図 第１図 実施例の工程断面図 実施例の工程断面図 第１図 実施例の工程断面図 第１図

Claims (1)

1. 【特許請求の範囲】 １、エピタキシャル成長により形成された活性層と、こ
   の活性層上に形成されこの活性層とは材質が異なり導電
   型が同一である第１の高濃度半導体層と、前記活性層と
   材質および導電型が同一であり前記第１の高濃度半導体
   層上に形成された第２の高濃度半導体層と、前記第１お
   よび第２の高濃度半導体層を除去することにより露出し
   た前記活性層上に形成されたゲート電極と、前記ゲート
   電極の両側の前記第２の高濃度半導体層上にそれぞれ形
   成されたソース電極およびドレイン電極とを有する電界
   効果トランジスタ。 ２、ゲート電極の上部が拡がっている請求項１記載の電
   界効果トランジスタ。 ３、活性層が２層構造となっており上層の不純物濃度が
   下層の不純物濃度に比較して低い請求項１または２記載
   の電界効果トランジスタ。 ４、エピタキシャル成長に形成された活性層上にこの活
   性層とは材質が異なり導電型が同一の第１の高濃度半導
   体層を形成し、さらに、第１の高濃度半導体層上に前記
   活性層と材質および導電型が同一の第２の高濃度半導体
   層を形成する工程と、 前記第２の高濃度半導体層上の所定の領域にソース電極
   およびドレイン電極を形成する工程と、前記第２の高濃
   度半導体層上にゲート電極パターンが形成された適当な
   膜をマスクにこの第２の高濃度半導体層をドライエッチ
   ングにより除去した後前記第１の高濃度半導体層を第２
   の高濃度半導体層をエッチングしないエッチャントを用
   いて選択ウェットエッチングする工程と、 前記第２の高濃度半導体層のウェットエッチングにより
   露出した活性層上にゲート電極を形成する工程とを含む
   電界効果トランジスタの製造方法。