JPH05283438A - ２段リセス型ｆｅｔの製造方法 - Google Patents
２段リセス型ｆｅｔの製造方法Info
- Publication number
- JPH05283438A JPH05283438A JP8191792A JP8191792A JPH05283438A JP H05283438 A JPH05283438 A JP H05283438A JP 8191792 A JP8191792 A JP 8191792A JP 8191792 A JP8191792 A JP 8191792A JP H05283438 A JPH05283438 A JP H05283438A
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Abstract
(57)【要約】
【目的】 ２段リセスをそれぞれ独立に、かつ制御性よ
く形成し、ＦＥＴの歩留りを向上させた２段リセス型Ｆ
ＥＴの製造方法を得る。 【構成】 半絶縁性ＧａＡｓ基板１上のｎ−ＧａＡｓ能
動層２上にダミーゲート３を形成し、その両脇に１回目
のエッチングにより第１のリセス溝６を形成した後、ダ
ミーゲート３以外の領域をレジスト５で覆い、前記ダミ
ーゲート３を除去した後に、２回目のエッチングにより
第２のリセス溝７を形成することを特徴としている。
く形成し、ＦＥＴの歩留りを向上させた２段リセス型Ｆ
ＥＴの製造方法を得る。 【構成】 半絶縁性ＧａＡｓ基板１上のｎ−ＧａＡｓ能
動層２上にダミーゲート３を形成し、その両脇に１回目
のエッチングにより第１のリセス溝６を形成した後、ダ
ミーゲート３以外の領域をレジスト５で覆い、前記ダミ
ーゲート３を除去した後に、２回目のエッチングにより
第２のリセス溝７を形成することを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、２段リセス型のゲート
構造を有するＦＥＴの製造方法に関するものである。
構造を有するＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】図４（ａ）〜（ｄ）は従来のこの種の２
段リセス型ＦＥＴの製造方法の工程を断面図を用いて示
したものである。この図において、１は半絶縁性ＧａＡ
ｓ基板、２はｎ−ＧａＡｓ能動層、１２は、例えばＳｉ
Ｏ膜のような絶縁膜、１３はレジスト、１４は前記絶縁
膜１２がエッチング量ＷS にサイドエッチングされたサ
イドエッチング領域を示す。また、８はゲート電極を示
し、６６は１回目に形成されたリセス溝、７７は２回目
に形成されたリセス溝である。
段リセス型ＦＥＴの製造方法の工程を断面図を用いて示
したものである。この図において、１は半絶縁性ＧａＡ
ｓ基板、２はｎ−ＧａＡｓ能動層、１２は、例えばＳｉ
Ｏ膜のような絶縁膜、１３はレジスト、１４は前記絶縁
膜１２がエッチング量ＷS にサイドエッチングされたサ
イドエッチング領域を示す。また、８はゲート電極を示
し、６６は１回目に形成されたリセス溝、７７は２回目
に形成されたリセス溝である。
【０００３】次に、製造方法について述べる。まず、半
絶縁性ＧａＡｓ基板１上にイオン注入とアニールもしく
はＭＢＥ法によるエピタキシャル成長により、ｎ−Ｇａ
Ａｓ能動層２を設ける。その後、ソース，ドレイン電極
を形成する。なお、図４はゲート近傍のみを示している
ので、ソース，ドレイン電極は図示されていない。
絶縁性ＧａＡｓ基板１上にイオン注入とアニールもしく
はＭＢＥ法によるエピタキシャル成長により、ｎ−Ｇａ
Ａｓ能動層２を設ける。その後、ソース，ドレイン電極
を形成する。なお、図４はゲート近傍のみを示している
ので、ソース，ドレイン電極は図示されていない。
【０００４】次に、例えばプラズマＣＶＤ法により絶縁
膜１２を形成後、ゲート形成部にレジスト１３をマスク
として絶縁膜１２にＲＩＥにより開口部を設け、例え
ば、リン酸系の溶液によりｎ−ＧａＡｓ能動層２を所望
の深さまでのエッチングを行い、リセス溝６６を設ける
（図４（ａ））。次に、ＨＦ系の溶液により絶縁膜１２
の開口部近傍をエッチングし、サイドエッチング領域１
４を形成後（図４（ｂ））、再びｎ−ＧａＡｓ能動層２
を所望の深さまでエッチングを行い、リセス溝７７を形
成する。このようにして図４（ｃ）に示すような２段の
リセス構造が形成できる。次に、蒸着およびリフトオフ
工程によりゲート電極８を形成して（図４（ｄ））、プ
ロセスは完了し、図５に示すようなソース電極９，ドレ
イン電極１０を設けた２段リセス型のＦＥＴが製造でき
る。
膜１２を形成後、ゲート形成部にレジスト１３をマスク
として絶縁膜１２にＲＩＥにより開口部を設け、例え
ば、リン酸系の溶液によりｎ−ＧａＡｓ能動層２を所望
の深さまでのエッチングを行い、リセス溝６６を設ける
（図４（ａ））。次に、ＨＦ系の溶液により絶縁膜１２
の開口部近傍をエッチングし、サイドエッチング領域１
４を形成後（図４（ｂ））、再びｎ−ＧａＡｓ能動層２
を所望の深さまでエッチングを行い、リセス溝７７を形
成する。このようにして図４（ｃ）に示すような２段の
リセス構造が形成できる。次に、蒸着およびリフトオフ
工程によりゲート電極８を形成して（図４（ｄ））、プ
ロセスは完了し、図５に示すようなソース電極９，ドレ
イン電極１０を設けた２段リセス型のＦＥＴが製造でき
る。
【０００５】
【発明が解決しようとする課題】従来の２段リセス型Ｆ
ＥＴは、以上のように、図４（ｂ）に示す２回目のリセ
スエッチングの領域を絶縁膜１２のサイドエッチング量
ＷS により制御していたため、図４（ｃ）に示すリセス
幅Ｗ1 ，Ｗ2 の制御性が悪く、ＦＥＴの歩留りを劣化さ
せる要因になっていた。
ＥＴは、以上のように、図４（ｂ）に示す２回目のリセ
スエッチングの領域を絶縁膜１２のサイドエッチング量
ＷS により制御していたため、図４（ｃ）に示すリセス
幅Ｗ1 ，Ｗ2 の制御性が悪く、ＦＥＴの歩留りを劣化さ
せる要因になっていた。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、２段リセス型ＦＥＴのリセス幅
の制御性を改善し、ＦＥＴの製造歩留りを改善するのに
適した製造方法を提供することを目的とする。
ためになされたもので、２段リセス型ＦＥＴのリセス幅
の制御性を改善し、ＦＥＴの製造歩留りを改善するのに
適した製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る２段リセス
型ＦＥＴの製造方法は、半導体基板上の能動層領域上の
ゲート形成位置にダミーゲートを形成し、このダミーゲ
ートの両脇のみの能動層領域を所望の深さまでエッチン
グして第１のリセス溝を形成し、その後、ダミーゲート
以外の領域をレジストで覆い、前記ダミーゲートを除去
した後に、その除去部分の能動層領域を所望の深さまで
エッチングすることにより、第２のリセス溝を形成する
ものである。
型ＦＥＴの製造方法は、半導体基板上の能動層領域上の
ゲート形成位置にダミーゲートを形成し、このダミーゲ
ートの両脇のみの能動層領域を所望の深さまでエッチン
グして第１のリセス溝を形成し、その後、ダミーゲート
以外の領域をレジストで覆い、前記ダミーゲートを除去
した後に、その除去部分の能動層領域を所望の深さまで
エッチングすることにより、第２のリセス溝を形成する
ものである。
【０００８】また、第１のリセス溝の形成は、ダミーゲ
ートを形成後、このダミーゲートの両面に側壁を形成し
た後、ダミーゲートと側壁以外の領域をレジストで覆
い、次いで、側壁のみを除去した後、エッチングにより
半導体能動層上に第１のリセス溝を形成するものであ
る。
ートを形成後、このダミーゲートの両面に側壁を形成し
た後、ダミーゲートと側壁以外の領域をレジストで覆
い、次いで、側壁のみを除去した後、エッチングにより
半導体能動層上に第１のリセス溝を形成するものであ
る。
【０００９】
【作用】本発明においては、１段目の第１のリセス溝の
深さおよび幅、２段目の第２のリセス溝の深さおよび幅
を別々の工程で制御できるため、リセス形状の制御性が
向上する。
深さおよび幅、２段目の第２のリセス溝の深さおよび幅
を別々の工程で制御できるため、リセス形状の制御性が
向上する。
【００１０】また、第１のリセス溝は、ダミーゲートの
両側の側壁を利用して形成するので、側壁の厚みを正確
に制御することでリセス幅を正確に制御することができ
る。
両側の側壁を利用して形成するので、側壁の厚みを正確
に制御することでリセス幅を正確に制御することができ
る。
【００１１】
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ）〜（ｅ）および図２（ａ）〜（ｅ）は本
発明の２段リセス型ＦＥＴの製造工程を示す断面図であ
る。図１，図２において、１は半絶縁性ＧａＡｓ基板、
２はｎ−ＧａＡｓ能動層、３はＳｉＮよりなるダミーゲ
ート、４はＳｉＯ膜、４４は前記ダミーゲート３の側面
に残ったＳｉＯ膜４の側壁、５および５５はレジスト、
６は１回目のエチングにより形成された第１のリセス
溝、７は２回目のエッチングにより形成された第２のリ
セス溝、８はゲート電極、９はソース電極、１０はドレ
イン電極である。
る。図１（ａ）〜（ｅ）および図２（ａ）〜（ｅ）は本
発明の２段リセス型ＦＥＴの製造工程を示す断面図であ
る。図１，図２において、１は半絶縁性ＧａＡｓ基板、
２はｎ−ＧａＡｓ能動層、３はＳｉＮよりなるダミーゲ
ート、４はＳｉＯ膜、４４は前記ダミーゲート３の側面
に残ったＳｉＯ膜４の側壁、５および５５はレジスト、
６は１回目のエチングにより形成された第１のリセス
溝、７は２回目のエッチングにより形成された第２のリ
セス溝、８はゲート電極、９はソース電極、１０はドレ
イン電極である。
【００１２】次に、製造方法について図１，図２に従っ
て説明する。ただし、図１（ｂ）から図２（ｅ）までは
ゲート近傍のみの図を示す。
て説明する。ただし、図１（ｂ）から図２（ｅ）までは
ゲート近傍のみの図を示す。
【００１３】まず、半絶縁性ＧａＡｓ基板１上にイオン
注入とアニールもしくはＭＢＥ法によるエピタキシャル
成長により、ｎ−ＧａＡｓ能動層２を設ける。その後、
レジストを用いた通常の写真製版および蒸着リフトオフ
によりソース，ドレイン電極９，１０を形成する（図１
（ａ））。次に、プラズマＣＶＤ法によりＳｉＮ膜を形
成し、写真製版とプラズマエッチングによりダミーゲー
ト３を形成する（図１（ｂ））。そして、再度プラズマ
ＣＶＤ法により、ＳｉＯ膜４を全面に形成した後（図１
（ｃ））、異方性の強いＥＣＲエッチャーを用い、ダミ
ーゲート３の側面にＳｉＯ膜４からなる側壁４４を残す
ようにエッチングを行う（図１（ｄ））。そして全面に
レジスト５を塗布し（図１（ｅ））、酸素プラズマを用
いて、ダミーゲート３ならびにその側壁４４の頭出しを
行う（図２（ａ））。
注入とアニールもしくはＭＢＥ法によるエピタキシャル
成長により、ｎ−ＧａＡｓ能動層２を設ける。その後、
レジストを用いた通常の写真製版および蒸着リフトオフ
によりソース，ドレイン電極９，１０を形成する（図１
（ａ））。次に、プラズマＣＶＤ法によりＳｉＮ膜を形
成し、写真製版とプラズマエッチングによりダミーゲー
ト３を形成する（図１（ｂ））。そして、再度プラズマ
ＣＶＤ法により、ＳｉＯ膜４を全面に形成した後（図１
（ｃ））、異方性の強いＥＣＲエッチャーを用い、ダミ
ーゲート３の側面にＳｉＯ膜４からなる側壁４４を残す
ようにエッチングを行う（図１（ｄ））。そして全面に
レジスト５を塗布し（図１（ｅ））、酸素プラズマを用
いて、ダミーゲート３ならびにその側壁４４の頭出しを
行う（図２（ａ））。
【００１４】次に、バッファフッ酸により、選択的にダ
ミーゲート３の側壁４４のみをエッチング除去し、さら
に、レジスト５ならびにダミーゲート３をマスクにして
リン酸系エッチャントによりｎ−ＧａＡｓ能動層２を所
望の深さまでエッチングして第１のリセス溝６を形成す
る（図２（ｂ））。そしてレジスト５を除去した後、再
びレジスト５５を全面に再塗布し、酸素プラズマ等によ
りダミーゲート３の頭出しを行った後に、ダミーゲート
３をプラズマエッチングにより除去する（図２
（ｃ））。次に、残されたレジスト５５をマスクにして
再度ｎ−ＧａＡｓ能動層２を所望の深さまでエッチング
除去して第２のリセス溝７を形成する（第２図
（ｄ））。さらに、メタル蒸着およびリフトオフ工程に
より２段リセス構造を有するゲート構造が完成する（図
２（ｅ））。
ミーゲート３の側壁４４のみをエッチング除去し、さら
に、レジスト５ならびにダミーゲート３をマスクにして
リン酸系エッチャントによりｎ−ＧａＡｓ能動層２を所
望の深さまでエッチングして第１のリセス溝６を形成す
る（図２（ｂ））。そしてレジスト５を除去した後、再
びレジスト５５を全面に再塗布し、酸素プラズマ等によ
りダミーゲート３の頭出しを行った後に、ダミーゲート
３をプラズマエッチングにより除去する（図２
（ｃ））。次に、残されたレジスト５５をマスクにして
再度ｎ−ＧａＡｓ能動層２を所望の深さまでエッチング
除去して第２のリセス溝７を形成する（第２図
（ｄ））。さらに、メタル蒸着およびリフトオフ工程に
より２段リセス構造を有するゲート構造が完成する（図
２（ｅ））。
【００１５】なお、上記実施例ではダミーゲート３の側
壁４４にＳｉＯ膜４を用いているが、図３（ａ）〜
（ｃ）に示すようにダミーゲート３を形成後、レジスト
５を塗布しダミーゲート３の頭出しを行った後に（図３
（ａ））、マスク１１を用いて写真製版によりダミーゲ
ート３の両脇のみをレジスト除去し（図３（ｂ））、さ
らに、ダミーゲート３，レジスト５をマスクにしてｎ−
ＧａＡｓ能動層２を所望の深さにエッチングし（図３
（ｃ））、以降図２（ｃ）〜（ｅ）の工程と同様にして
製造することも可能である。
壁４４にＳｉＯ膜４を用いているが、図３（ａ）〜
（ｃ）に示すようにダミーゲート３を形成後、レジスト
５を塗布しダミーゲート３の頭出しを行った後に（図３
（ａ））、マスク１１を用いて写真製版によりダミーゲ
ート３の両脇のみをレジスト除去し（図３（ｂ））、さ
らに、ダミーゲート３，レジスト５をマスクにしてｎ−
ＧａＡｓ能動層２を所望の深さにエッチングし（図３
（ｃ））、以降図２（ｃ）〜（ｅ）の工程と同様にして
製造することも可能である。
【００１６】また、上記実施例では、ＧａＡｓを能動層
とするＦＥＴについて述べたが、ＩｎＰやＩｎＧａＡｓ
等の他の半導体材料もしくはＩｎＰ／ＩｎＧａＡｓ，Ｉ
ｎＡｌＡｓ／ＩｎＧａＡｓ，ＡｌＧａＡｓ／ＩｎＧａＡ
ｓ等のヘテロ接合を有するＦＥＴにおいても同様の効果
を奏する。
とするＦＥＴについて述べたが、ＩｎＰやＩｎＧａＡｓ
等の他の半導体材料もしくはＩｎＰ／ＩｎＧａＡｓ，Ｉ
ｎＡｌＡｓ／ＩｎＧａＡｓ，ＡｌＧａＡｓ／ＩｎＧａＡ
ｓ等のヘテロ接合を有するＦＥＴにおいても同様の効果
を奏する。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
半導体能動層上のゲート形成位置にダミーゲートを形成
し、このダミーゲートの両脇に半導体能動層をエッチン
グして第１のリセス溝を形成する工程と、ダミーゲート
以外の領域をレジストで覆った後、ダミーゲートを除去
し、その後に除去部分の半導体能動層を第１のリセス溝
より深くエッチングして第２のリセス溝を形成するよう
にしたので、１段目と２段目のリセスをそれぞれ独立に
形成することが可能であり、これにより制御性の良好な
２段リセス型のゲート構造が実現できる効果がある。
半導体能動層上のゲート形成位置にダミーゲートを形成
し、このダミーゲートの両脇に半導体能動層をエッチン
グして第１のリセス溝を形成する工程と、ダミーゲート
以外の領域をレジストで覆った後、ダミーゲートを除去
し、その後に除去部分の半導体能動層を第１のリセス溝
より深くエッチングして第２のリセス溝を形成するよう
にしたので、１段目と２段目のリセスをそれぞれ独立に
形成することが可能であり、これにより制御性の良好な
２段リセス型のゲート構造が実現できる効果がある。
【００１８】また、第１のリセス溝の形成にダミーゲー
トの両側に形成した側壁を利用しているので、精度の高
いリセスが得られる。
トの両側に形成した側壁を利用しているので、精度の高
いリセスが得られる。
【図１】本発明による２段リセス型ＦＥＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図２】図１に引き続く工程を示す断面図である。
【図３】本発明による２段リセス型ＦＥＴの製造方法の
他の実施例を示す工程断面図である。
他の実施例を示す工程断面図である。
【図４】従来の２段リセス型ＦＥＴの製造方法を示す工
程断面図である。
程断面図である。
【図５】従来の製造方法により作製された２段リセス型
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ−ＧａＡｓ能動層 ３ ダミーゲート ４ ＳｉＯ膜 ５ レジスト ６ 第１のリセス溝 ７ 第２のリセス溝 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ マスク ４４ ダミーゲートの側面に形成されたＳｉＯ膜の側壁 ５５ レジスト
Claims (2)
- 【請求項１】 半導体能動層上に２段リセス構造を有す
るＦＥＴの製造方法において、前記半導体能動層上のゲ
ート形成位置にダミーゲートを形成し、このダミーゲー
トの両脇に前記半導体能動層をエッチングして第１のリ
セス溝を形成する工程と、前記ダミーゲート以外の領域
をレジストで覆った後、前記ダミーゲートを除去し、そ
の後に前記除去部分の前記半導体能動層を前記第１のリ
セス溝より深くエッチングして第２のリセス溝を形成す
る工程を含むことを特徴とする２段リセス型ＦＥＴの製
造方法。 - 【請求項２】 第１のリセス溝を形成する工程は、ダミ
ーゲートを形成後、このダミーゲートの両面に側壁を形
成した後、前記ダミーゲートと側壁以外の領域をレジス
トで覆い、次いで、前記側壁のみを除去した後、エッチ
ングにより半導体能動層上に第１のリセス溝を形成する
工程であることを特徴とする請求項１記載の２段リセス
型ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191792A JPH05283438A (ja) | 1992-04-03 | 1992-04-03 | ２段リセス型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191792A JPH05283438A (ja) | 1992-04-03 | 1992-04-03 | ２段リセス型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283438A true JPH05283438A (ja) | 1993-10-29 |
Family
ID=13759810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8191792A Pending JPH05283438A (ja) | 1992-04-03 | 1992-04-03 | ２段リセス型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283438A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330325A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 電界効果トランジスタおよび製造方法 |
| KR100392165B1 (ko) * | 2000-03-31 | 2003-07-22 | 가부시끼가이샤 도시바 | 반도체 장치와 그 제조 방법 |
-
1992
- 1992-04-03 JP JP8191792A patent/JPH05283438A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330325A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 電界効果トランジスタおよび製造方法 |
| KR100392165B1 (ko) * | 2000-03-31 | 2003-07-22 | 가부시끼가이샤 도시바 | 반도체 장치와 그 제조 방법 |
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