JPH01202928A

JPH01202928A - 並列型ａ／ｄ変換器

Info

Publication number: JPH01202928A
Application number: JP63027967A
Authority: JP
Inventors: Hiroshi Yoshizawa; 弘吉澤; Kazuyuki Moritake; 森竹　一之
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-02-09
Filing date: 1988-02-09
Publication date: 1989-08-15
Anticipated expiration: 2010-09-20
Also published as: JPH0787371B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はアナログ値をディジタル値に変換する並列型Ａ
／Ｄ変換器に関するものである。

従来の技術近年、ディジタル信号処理技術や半導体メモリー装置が
、テレビ受信機やＶＴＲ装置のような映像信号を扱うも
のにさかんに応用されている。これにともない、アナロ
グ値である映像信号をディジタル値に変換するＡ／Ｄ変
換器もさかんに用いられるようになった。通常、映像信
号のように高い周波数成分を持つ信号をＡ／Ｄ変換する
ためには、その変換速度の点で、分解能に応じた数の比
較回路を並列に用いる並列型Ａ／Ｄ変換回路が使われる
。一般に、Ｎビットの分解能を持つ並列型Ａ／Ｄ変換器
の場合は（２Ｎ−１）個の比較回路が必要とされる。

５ビットの並列型Ａ／Ｄ変換器の従来例を第３図に回路
図で示す。通常５ビットの分解能を持つ並列型Ａ／Ｄ変
換器には、３１個の比較回路が用いられるが、第３図に
おいでは、並列型Ａ／Ｄ変換器を構成する回路の一部を
省略して、７個の比較回路で説明する。第３図において
、１〜７は比較回路、８〜１５は抵抗、１６は信号入力
端子、１７〜２３は位置検出論理回路、２４はグレイコ
ード（交番２進コード）を発生させるための符号化回路
、２５はグレイコードをバイナリ−コード（自然２進コ
ード）へ変換させるための符号変換回路、２６は基準電
圧入力端子、２７は電源レベル入力端子、および２８〜
３２は出力端子である。

以下第３図に従って動作を説明する。まず、信号入力端
子１６より入力されたアナログ信号が複数の比較回路１
〜７に同時に印加される。比較回路１〜７では、基準電
圧入力端子２６より入力された基準電圧を抵抗８〜１５
により分圧して得た増加する複数の比較基準電圧と比較
され、アナログ信号と各々の比較基準電圧との大小関係
を制定する。アナログ信号が比較基準電圧より大きい単
位比較器回路では、その出力が低レベル、すなわち、”
Ｏ″となり、逆にアナログ信号が比較基準電圧より小さ
い単位比較回路では、その出力が高レベル、すなわち、
“１“となる。従って複数の比較回路１〜７は、入力さ
れたアナログ信号の値によって、その出力が”０−にな
る比較回路群と”１′になる比較回路群とに分けられる
。そこで位置検出論理回路１７〜２３は出力が〇−にな
っている比較回路群と１“になっている比較回路群の境
界を検出し、位置検出論理回路１７〜２３のうちの前記
境界の位置に対応した位置検出論理回路の出力のみを１
″とする。符号化回路２４は、位置検出論理回路１７〜
２３の出力状態によって決まった符号を出力するＲＯＭ
　（読み出し専用メモリー〉構造となっており、位置検
出論理回路１７〜２３のうちの前記境界の位置に対応し
た位置検出論理回路の“１″出力によって、符号化回路
２４は決められた符号を出力する。ここで符号化回路２
４は、ミスコードの発生を防止するためにグレイコード
が出力されるようになっており、次に符号変換回路２５
によってグレイコードをバイナリコードとしてＡ／Ｄ変
換の結果として出力する。このように並列型Ａ／Ｄ変換
器において、変換結果を一部グレイコードにしたのち、
バイナリ−コードに変換する方式が、たとえば特開昭５
７−２０４６３３号公報及び特開昭５８−７１７２６号
公報に開示されている。これは、グレイコードにおいて
は隣り合う２つの符号間の符号変化は常に１つのビット
でしか発生しないという性質を利用したものである。

（以　　下　　余　　白　　）表　　　　１それでは、第３図の５ビット並列型Ａ／Ｄ変換器におい
て、符号化回路２４がグレイコードに符号化する構造の
場合ミスコードが防止できる様子を説明する。第３国益
列型Ａ／Ｄ変換器の信号入力端子１６に、あるアナログ
信号が加わったとする。この結果、比較回路１〜７のう
ちの上段側各比較回路１〜２は′１“が出力されて、残
りの下段側各比較回路４〜７は“Ｏ”が出力されたとす
る。ところが、比較回路３においては、入力されたアナ
ログ信号と比較基準電圧との電圧差が、その大小関係を
判定できる程度の差を持たない、すなわち、アナログ信
号と比較基準電圧が等しいとみなされたとする。すると
比較回路３の出力は“０“と１−との中間レベルとなっ
たり、極めて短時間の間に”０″出力と“１“出力とが
交互に出力されたりする。この結果比較回路３の出力を
入力とする位置検出論理回路１８．１９の出力が同時に
”１″になる状態が生じる。つまり、符号化回路２４に
おいては隣り合う２つの符号が同時に選択されることと
なり、符号化回路２４の出力は、符号化回路の構造によ
って一〇″又は１”が優先する２つの符号の合成符号が
出力されることとなる。符号化回路２４において隣り合
う２つの符号が同時に選択された場合について表１を用
いて説明する。表１において仮に１０進数゛２３−”２
４″が同時に選択されたとする。この場合バイナリ−コ
ードを用いれば、１０進数の”２３“のコード”１０１
１１”と同“２４″のコード−１１０００“とが同時に
選択されるが、出力として゛Ｏ″出力優先、すなわちＡ
ＮＤ出力の場合は、”１００００“となり、これは、１
０進数″１６″と誤まる。出力が１“出力優先、すなわ
ちＯＲ出力の場合は、バイナリ−コードは”１１１１１
１”であり、１０進数”３１−と誤まる。ところがグレ
イコードを用いた場合は、１１１００″と１０１００”
とが同時に選択されるわけであるから、”０”出力優先
ならば１０１００″１０進数”２４”、”１′出力優先
ならば一１１１００″１０進数”２３“となり、同時に
選択された隣り合う２人力のどちらかになるため正しい
といえる。

第３図中の符号変換回路２５は、符号化回路２４で発生
したグレイコードをバイナリ−コードに変換するもので
あり、第４図に示す回路が用いられる。第４図の符号変
換回路２５は、排他的論理和回路３３〜３６を用いてお
り、上位ビットより順次グレイコードをバイナリ−コー
ドに変換でき、回路規模も比較的小さくてすむ。

発明が解決しようとする課題しかしながら上記の従来の構成では、２つの問題点を有
していた。第１はミスコードの発生に関するものである
。従来における並列型Ａ／Ｄ変換器では、以上説明した
ようにグレイコードの採用によって、符号化回路におけ
る隣り合う２つの符号が同時に選択される場合の不具合
については十分対策されていた。ところが、比較回路の
出力が“Ｏ”と１−との中間レベルとなったり、極めて
短時間の間に“Ｏ“出力と”１″出方とが交互に出力さ
れる場合には、この比較回路の出力を入力とする隣り合
う２つの位置検出論理回路のいずれの出力も“Ｏ“にな
る状態も生じる。つまり、符号化回路において全くの無
選択状態となり、出力が定まらなかったり、符号化回路
の構造によってすべての出力が０−や′１″となる不都
合が生じるわけである。すなわち、従来の並列型Ａ／Ｄ
変換器ではミスコード防止に対しては片手落ちとも言え
る。

第２の問題点は符号変換回路の動作速度に関してである
。従来の符号変換回路は、グレイコードからバイナリ−
コードへ変換をするために第４図に示す回路が用いられ
ることは説明した。この符号変換回路は、第にビット目
のバイナリ−コードの出力には第に＋１ビット目のバイ
ナリ−コードの結果をもとにするために下位ビットの変
換時間がかかる。例えばＮビットの場合、最下位ビット
のバイナリ−コードを出力するには、Ｎ−１個の排他的
論理和回路を経た出力を用いなくてはならない。すなわ
ち第４図のように５ビットの場合、その最下位ビットの
バイナリ−コードを出力するためには、４個の排他的論
理和回路を経た出力を用いるため変換時間がかかる。こ
のため、符号変換回路は並列型Ａ／Ｄ変換回路の高速化
に対する障害となっていた。

本発明は上記従来の問題点を解決するもので、位置検出
論理回路による論理的ミスコードの発生を防止して、し
かも符号変換の高速化可能な並列型Ａ／Ｄ変換器を提供
することを目的としてなされたものである。

課題を解決するための手段この目的を達成するために本発明の並列型Ａ／Ｄ変換器
は、各比較回路の順序をｉ（≧１）で表わすとき、ｉ番
目の比較回路と（ｉ　＋２）番目の比較回路の各々の比
較出力を人力とするｉ番目の論理回路から成る論理回路
列と、この論理回路列の論理出力を入力とする符号化回
路とを備え、ｉ番目と（ｉ＋１）番目との前記論理回路
からの出力を前記符号化回路の選択入力と成し、さらに
前記符号化回路の出力符号について、最上位の第ｍビッ
トと最下位の第１ビット目を除く他のビットについて第
にビット目の出力と第に＋１ビット目の出力との排他的
論理和を第にビット目の本出力としてこれをバイナリ−
コードと成し、最下位の第１ビット目は、第１ビット目
の出力と第２ビット目の本出力との排他的論理和を第１
ビット目の本出力としてこれをバイナリ−コードと成す
ように符号化が設定された構成を有している。

作用この構成によって、並列型Ａ／Ｄ変換器における符号化
回路の入力は、常に隣り合う１〜３本について選択され
、さらに符号化回路は隣り合う１〜３本の入力が選択さ
れた場合でもミスコードの発生のない符号が設定され、
しかも符号化回路の発生する符号はバイナリ−コードへ
変換す、る際に１又は２の排他的論理和回路を経るだけ
でよいために、ミスコードの発生しない高速化可能な並
列型Ａ／Ｄ変換器を実現できるという作用を持つ。

実施例以下本発明の一実施例について図面を参照しながら説明
する。第１図は本発明の一実施例による５ビットの並列
型Ａ／Ｄ変換器の回路図である。

通常５ビットの分解能を持つ並列型Ａ／Ｄ変換器には、
３１個の比較回路が用いられるが、第１図においては並
列型Ａ／Ｄ変換器を構成する回路の一部を省略して７個
の比較回路で代表して示す。

第１図において抵抗８〜１５は増加する複数の比較基準
電圧を発生する手段として基準電圧入力端子２６に与え
られた基準電圧を分圧する。抵抗８〜１５が発生した複
数の比較基準電圧と信号入力端子１６より入力された入
力信号は比較回路１〜７へ入力される。位置検出論理回
路４２〜４８は、ｉ番目の比較回路とｉ＋２番目の比較
回路の各々の出力を入力と成す。位置検出論理回路４２
〜４８の出力は符号化回路４９の入力となり、さらに符
号化回路４９の出力符号は符号変換回路５０の入力とな
り、バイナリ−コードへ変換されて、Ａ／Ｄ変換結果と
して出力端子２８〜３２に現われる。　符号化回路４９
に設定されているコードと、出力として表われるコード
を表２として示す。符号化回路４９の出力として表われ
るコードは、本発明者が考案したものであり、特別に決
まった名称が付与されているわけではないが、その性質
がグレイコードに似ているために、本明細書では便宜上
「疑似グレイコード」と名付け、以下この名称で呼ぶも
のとする。またこのコードは符号化回路４９において２
以上の符号が同時に選択された場合には、１”出力が優
先される構造を有するものである。

（以　　下　　余　　白　　）表２の符号化回路設定コードは、隣り合う２つの符号が
同時に選択された場合に、Ｄ１ビットからＤ５ビットま
での符号が、疑似グレイコードＱ１ビットからＱ５ビッ
トとして出力されるようになっているものである。そし
て表２に示す疑似グレイコードＱ１〜Ｑ５は、最上位の
Ｑ５ビットと最下位のＱ１ビットを除＜Ｑ２〜Ｑ４ビッ
トについて、Ｑ２ビットのデータとＱ３ビットのデータ
との排他的論理和で第２ビット目のバイナリ−コードと
成し、以下同様に、Ｑ３とＱ４とで第３ビット目、Ｑ４
とＱ５とで第４ビット目のバイナリ−コードを成してい
る。最下位ビットについては、Ｑ１ビットのデータと第
２ビット目のバイナリ−コードとの排他的論理和で第１
ビット目のバイナリ−コードと成している。なお、最上
位ビットである第５ビット目のデータは、Ｑ５のデータ
をそのまま用いればよい。従って第１図の符号変換回路
５０の回路は第２図に示すように、排他的論理和回路３
３〜３６で構成されている。

以下第１図に従って動作を説明する。まず信号入力端子
１６より入力されたアナログ信号が複数の比較回路１〜
７に同時に印加される。比較回路１〜７には、基準電圧
入力端子２６より入力された基準電圧を抵抗８〜１５に
より分圧して得た増加する複数の比較基準電圧も印加さ
れ、比較回路１〜７はアナログ信号と各々の比較基準電
圧との大小関係を判定する。アナログ信号が比較基準電
圧より大きい単位比較回路の出力は低レベルすなわち”
Ｏ”となり、逆にアナログ信号が比較基準電圧より小さ
い単位比較回路の出力は高レベルすなわち１“となる。

従って複数の比較回路１〜７は入力されたアナログ信号
の値によってその出力が“０″になる比較回路群と”１
−になる比較回路群とに分けられる。そこで位置検出論
理回路４２〜４８は出力が０−になっている比較回路群
と１”になっている比較回路群との境界を検出し、位置
検出論理回路４２〜４８のうち前記境界の位置に対応し
た隣り合う２つの位置検出論理回路の出力を“１“とす
る。符号化回路４９は、表２に示したコードが設定され
ており、位置検出論理回路４２〜４８のうちの前記境界
の位置に対応した隣り合う２つの位置検出論理回路の″
ｌ″出力によって表２に示す疑似グレイコードを出力す
る。符号化回路４９の出力した疑似グレイコードは、符
号変換回路５０によって、バイナリ−コードに変換され
てＡ／Ｄ変換の結果として出力端子２８〜３２に出力さ
れる。

次に第１図の本発明による５ビット並列型Ａ／Ｄ変換器
において、ミスコードの発生が防止できる様子を説明す
る。第１国益列型Ａ／Ｄ変換器の信号入力端子１６に、
あるアナログ信号が加わったとする。この結果比較回路
１〜７のうち１〜２は“１−が出力されて、４〜７はＯ
”が出力されたとする。ところが、比較回路３において
は、入力されたアナログ信号と比較基準電圧との電圧差
が、その大小関係を判定できる程度の差を持たない、す
なわち、アナログ信号と比較基準電圧が等しいとみなさ
れたとする。すると比較回路３の出力は”０“と”１′
との中間レベルとなったり、極めて短時間の間に”０″
出力と”１″出力とが交互に出力されたりする。この結
果比較回路３の出力を入力とする位置検出論理回路４３
．４５の出力が同時に“１“またはＯ”になる状態にな
る場合も生じる。位置検出論理回路４４については、比
較回路２の出力が”１″、比較回路４の出力が“０−で
あるので、必ず１”が出力される。従って、符号化回路
４９の入力に対しては、１つの比較回路の出力がどのよ
うな場合においても隣り合う１〜３つの符号が選択され
るので、従来における無選択による問題の発生はない。

また隣り合う２つの符号が選択された場合は正常動作で
あり、正しい疑似グレイコードが発生する。

従って隣り合う３つの符号が選択された場合と、ただ１
つの符号のみが選択された場合について検証を行なう。

表３として、表２に示す符号化回路設定コードについて
選択数が１の場合と３の場合について出力される疑似グ
レイコードのデータと誤差について示す。

（以　　下　　余　　白　　）夷　　　　　９表３において選択数が１の場合の疑似グレイコードの発
生状況は、符号化回路設定コードそのものが発生するた
め誤差はＯまたは＋１である。表３においては本来入力
されるべき隣り合う２つの選択入力に対して、小さい側
が欠けた場合だけを考えたが、大きい側が欠けた場合を
考えれば、誤差は表３に対して一１シフトするわけであ
るがら、双方の場合を考慮すれば発生する誤差は、＋１
．Ｏ，−１のいずれかであると言える。選択数が３の場
合については、本来入力されるべき隣り合う２つの選択
入力に対して、さらに１大きいものが加わった場合のみ
を考えたが、さらに１／１１さいものが加わった場合を
考えれば、誤差は表３に対して一１シフトすることとな
り、双方の場合を考慮すれば発生する誤差は、＋１．Ｏ
，−１のいずれかであると言える。従って本発明による
並列型Ａ／Ｄ変換器に用いる符号化回路においては、１
つの比較回路の出力がどのような場合においても発生す
る誤差は最大±１であると言える。

１つの比較回路の出力が不安定である場合には、本来発
生すべき出力符号に対して最大±１の誤差を持つことは
当然であるので本発明により発生する＋１の誤差は許さ
れる。すなわち本発明による並列型Ａ／Ｄ変換器に用い
る符号化回路によるミスコードの発生はないと言える。

表３においては５ビット分のデータ検証しか行なってい
ないが、それ以上のビット数を持つものについて検証を
行なっても同様の結論が得られる。また本実施例におけ
る符号化回路においては多重選択された場合、１”のデ
ータが優先して出力される構造を有するものについての
み説明を行なったが、符号化回路が”Ｏ”のデータが優
先される構造を有するものであっても、以上の説明に準
じた考えでもって符号の設定を行なえば、本発明の実施
は可能である。

次に符号変換回路の動作速度に関して述べる。

本発明による並列型Ａ／Ｄ変換回路に用いる符号変換回
路は第２図に示すように、最上位ビットと最下位ビット
を除（ビットについては、１個の排他的論理和回路を経
るだけでバイナリ−コードへの符号変換ができる。最下
位ビットについても、２個の排他的論理和回路を経るだ
けでバイナリ−コードへの符号変換ができる。これは、
従来の符号変換回路では、グレイコードをバイナリ−コ
ードへ変換していたものが、本発明においては、疑似グ
レイコードをバイナリ−コードへ変換するようにしたた
めにもたらされたものである。これにより符号変換回路
の変換時間が従来に比べて大きく短縮できることは言う
までもない。

なお、本実施例においては増加する複数の比較基準電圧
を発生する手段を用いた場合としてのみ説明を行なった
が、減少する複数の比較基準電圧を発生する手段を用い
た場合であっても、本発明が適用できることは言うまで
もない。

発明の効果以上のように本発明によると、各比較回路の順序をｉ（
≧１）で表わすとき、ｉ番目の比較回路と（ｉ＋２）番
目の比較回路の各々の比較出力を入力とするｉ番目の論
理回路から成る論理回路列と、この論理回路列の論理出
力を入力とする符号化回路とを備え、ｉ番目と（ｉ＋１
）番目との前記論理回路からの出力を前記符号化回路の
選択入力と成し、さらに前記符号化回路の出力符号につ
いて、最上位の第ｍビットと最下位の第１ビット目を除
く他のビットについて第にビット目の出力と第に＋１ビ
ット目の出力との排他的論理和を第にビット目の本出力
としてこれをバイナリ−コードと成し、最下位の第１ビ
ット目は、第１ビット目の出力と第２ビット目の本出力
との排他的論理和を第１ビット目の本出力としてこれを
バイナリ−コードと成すように符号化が設定されている
ことにより、位置検出論理回路による論理的ミスコード
の発生を防止して、しかも符号変換の高速化により、ミ
スコードの発生しない高速化可能な優れた並列形Ａ／Ｄ
変換器を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における並列形Ａ／Ｄ変換器
の回路図、第２図は本発明における符号変換回路の回路
図、第３図は従来例による並列形Ａ／Ｄ変換器の回路図
、第４図は従来例による符号変換回路の回路図である。１〜７・・・・・・比較回路、８〜１５・・・・・・抵
抗、１６・・・・・・信号入力端子、１７〜２３．４２
〜４８・・・・・・位置検出論理回路、２４，４９・・
・・・・符号化回路、２５．５０・・・・・・符号変換
回路、２６・・・・・・基準電圧入力端子、２７・・・
・・・電源レベル入力端子、２８〜３２・・・・・・出
力端子、３３〜３６・・・・・・排他的論理和回路、３
７〜４１・・・・・・グレイコード入力端子、５１〜５
５・・・・・・疑似グレイコード入力端子。代理人の氏名　弁理士　中尾敏男　ほか１名１〜７−比
較回語３３〜３６−　　排他幻論塩悶可跡第２図１〜７−　　比較回路

Claims

【特許請求の範囲】

増加若しくは減少する複数の比較基準電圧を発生する手
段と、前記比較基準電圧と入力信号とを比較する比較回
路列と、この比較回路列における各比較回路に対し、前
記比較基準電圧が増加若しくは減少する順序に前記各比
較回路の順序をｉ（≧１）で表わすとき、ｉ番目の比較
回路と（ｉ＋２）番目の比較回路の各々の比較出力を入
力とするｉ番目の論理回路から成る論理回路列と、前記
論理回路列の論理出力を入力とする符号化回路とを備え
、ｉ番目と（ｉ＋１）番目との前記論理回路からの出力
を前記符号化回路の選択入力と成し、さらに前記符号化
回路の出力符号について、最上位の第ｍビットと最下位
の第１ビット目を除く他のビットについて第Ｋビット目
の出力と第Ｋ＋１ビット目の出力との排他的論理和を第
Ｋビット目の本出力としてこれをバイナリーコードと成
し、最下位の第１ビット目は、第１ビット目の出力と第
２ビット目の本出力との排他的論理和を第１ビット目の
本出力としてこれをバイナリーコードと成すように符号
化が設定されていることを特徴とする並列型Ａ／Ｄ変換
器。