JPH03104419A - アナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速並列型のアナログ・ディジタル変換器に
利用する。

〔概要〕

高速並列比較型アナログ・ディジタル変換器において、 比較回路とアンド回路を奇数番目のグループ、偶数番目
のグループでまとめ、１つの入力電圧値に対してそれぞ
れのグループから１つずつエンコード用信号がでるよう
に構或し、さらに最下位ビットを冗長化したエンコード
パターンに人力し、出力側に１段の排他的論理和回路を
用いることにより、 誤差の発生が少なく、たとえ誤差が発生しても大きい誤
差にならない回路を提供するものである。

〔従来の技術〕

従来の高速・並列型のアナログ・ディジタル変換器の基
本回路を第３図に示す。

本図では、アナログ値の入力電圧をＶｉｎとし、複数２
”−１個の比較回路Ｃｎｉのそれぞれの基準電圧をＶｒ
ｅｆｎｉとする。またマトリクス回路の横軸信号線と縦
軸信号線との交点の各丸印は、円形の破線内に拡大して
示すように、直流電源電圧Ｖｃｃにより作動するトラン
ジスタスイッチＴｒによるエンコーダ回路（ワイヤード
論理和ロジック〉である。

本図において、簡単にその動作を説明すると、人力電圧
Ｖｉｎを前記複数２”−１個の各比較回路Ｃｒ＋＋で、
それぞれ異なる基準電圧ｖｒｅｆｎｉにより同時に比較
する。その出カをそれぞれアンド回路Ａｎｉに出力し、
Ｖｉｎに相当するアンド回路出カのみで“１”が出て、
他のアンド回路出カが“０”となるように設定しておく
。このアンド回路出カをトランジスタによるエンコーダ
回路（ワイヤード論理和ロジック）に入方し、ｎ番目に
相当するディジタルコード（通常はパイナリーコード）
を得る。

しかし、アナログ・ディジタル変換器をより高速に動作
させようとする時、各比較回路はより短時間で人力電圧
Ｖｉｎとそれぞれの基準電圧Ｖｒｅｆｎｉを比較するの
で、比較回路の動作にエラーが発生しやすくなる。

第４図に、前記基本回路における代表的なエラーモード
を示す。（文献１） 第５図（ａ）に示すデュブリヶートモードは、２つ以上
のアンド回路が“１”を出し、エンコード結果が論理和
演算してしまう場合で、例えば１２７　＝０１１１１１
１１　（２）と１２９　＝　１００００００１　（２）
とが論理和演算をされると、 １１１１１１１１　（２）　　＝２５５という、大きな
エラーが発生される。

第４図（ｂ）に示すタイミングモードは、入力電圧Ｖｉ
ｎと基準電圧Ｖｒｅｆｎｉとが極めて近似しており、ｎ
ｉ番目の比較回路Ｃｎｉの出力がメタステーブル状態（
“０”か“１”か判別できないレベノペすなわち具体的
にはアンド回路のスレッショルド電圧に近い電圧値を比
較する）になり、このそれぞれが入力する上下のアンド
回路の動作が狂ってしまい、入力信号の無関係に出力が
“０”になってしまうエラーである。

これらのエラーを防ぐものが知られている。

第５図はグレイコード方式のマトリクス回路の構或図で
あり、エンコーダ回路のビットパターンに、グレイコー
ドを使用したものである。グレイコードは、となり合う
コード間のビットパターンの違いが１ケ所であるため、
第５図（ａ）に示すデュブリケートモードのエラー時で
も、極端に大きなエラー値を発生させない。しかし、ダ
レイコードをパイナリーコードに変換するためには、第
６図の右側に示す排他的論理和回路ＥｉｘＯＲを多段（
第６図の場合では少なくとも３段）に重ねなければなら
ず、これら排他的論理和回路のゲート遅延時間により、
高速動作に不向きである。また、この方式では第５図ら
）に示すエツシングモードのエラーは防ぐことができな
い。

第６図は擬似グレイコード方式と呼ばれるもので、これ
はビットパターンをグレイコード風にして、かつバイナ
リー変換が排他的論理和回路をｌ段のみで可能としたも
のである。これはダレイコード方式のようにデュプリケ
ートモードのエラーに対する耐性が高く、かつ高速動作
ができるものであるが、ダレイコードと同様、ミッシン
グモードのエラーは防ぐことはできない。（文献３）以
上の各方式に対して、第７図に示すデュブレックス・グ
レイコード方式と呼ばれるものが知られている。

これは第４図に示す従来例の基本回路において比較回ｉ
ｉ’＠Ｃｎｉ　とアンド回路Ａｎｉ　とを、偶数番目の
グループａと奇数番目のグループｂとにそれぞれまとめ
、あたかも、それぞれの基準電圧が最下位桁電圧ＬＳＢ
の’Ａ　Ｌ　Ｓ　Ｂずつずれた２つのアナログ・ディジ
タル変換器が存在するように構威したものである。この
エンコーダ回路は、デュフレックス・グレイコードであ
り、これら２つのアナログ・ディジタル変換器の２つの
エンコーダ回路の出力にて、グレイコードを発生させる
ようになっている。

この方式では、エンコーダ回路がグレイコードであるた
め、本質的にデュプリヶートまたはミッシングモードの
エラーに対しても、片方のアンド回路がメタステーブル
状態である時は、もう一方のアンド回路は、前記外ＬＳ
Ｂに相当する分（全体としてはＬＳＢ分）、その基準電
圧がずれているため、メタステーブル状態となることが
少ない。

したがって、２つのアンド回路が同時に“０”を出力す
ることがないため、ミッシングモードのエラーも防ぐこ
とができる。

文献 ｌ．昭和６２年度、電子情報通信学会。半導体・材料部
門全国大会予稿集。Ｐｉ−１３４．２．前掲書。ＰＬ−
３２４。

３．電子情報通信学会技術研究報告。第８７巻、第８４
号、（Ｉ　ＣＤ８７−３３／３８）、Ｐ１３。

〔発明が解決しようとする課題〕

しかし、前述したデュブレックス・グレイコード方式で
は、前記二つのモードのエラーはこれを防ぐことができ
るが、ディジタル出力がグレイコードであるため、これ
をバイナリー変換するためには、多段数の排他的論理和
回路が必要であり、したがって、高速動作には適さない
欠点がる。

本発明は、この課題を解決して、デュブリケートモード
とミッシングモードとのそれぞれのエラーに対する耐性
が強く、かつ高速動作に適するアナログ・ディジタル変
換器を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、一つのアナログ入力電圧をそれぞれ複数個の
異なる基準電圧と比較する複数個の比較回路と、この比
較回路の出力を組合せて入力とする複数のアンド回路と
、このアンド回路の出力が縦軸信号線の各人力とされ、
横軸信号線が出力とされ、この縦軸信号線とこの横軸信
号線の交点の出力符号に対応する位置にスイッチ素子が
接続されたマトリクス回路とを備えたアナログ・ディジ
タル変換器において、アンド回路のｎ番目の入力には比
較回路のｎ番目の出力および比較回路のｎ＋２番目の出
力がそれぞれ接続され、前記マトリクス回路には、最下
位に相応する横軸信号線を２本、最下位を除く各桁に相
応する横軸信号線をそれぞれ１本設け、この２本の最下
位に相応する横軸信号線の値を二つの人力とする排他的
論理和出力を最下位桁のディジタル出力とし、マトリク
ス回路の最上位に相応する１本の横軸信号線の出力を最
上位桁のディジタル出力とし、最下位桁および最上位桁
を除く各桁の出力は、マトリクス回路のその桁に相応す
る横軸信号線およびそのｌ桁上位の桁に相応する横軸信
号線の値をそれぞれ二つの入力とする排他的論理和出力
とする接続を備えたことを特徴とする。

〔作用〕

各アンド回路には、ｎ番目の比較回路とｎ＋２番目の比
較回路との各出力がそれぞれ入力する。

アナログ値の入力電圧Ｖｉｎが、ある比較回路の基準電
圧Ｖｒｅｆｎｉに近似し比較動作があいまいになっても
、隣のアンド回路からも出力が出ることがない。

マトリクス回路は、最下位に相応する横軸信号線を冗長
化して２本設けこの各出力を二つの人力とする排他的論
理和回路の出力をディジタル出力の最下位桁のものとす
る。またマトリクス回路の最下位を除く各桁に相応する
横軸信号線はそれぞれ１本設けられ、その最上の横軸信
号線の出力を最上位桁のディジタル出力とし、この最上
位桁および前記最下位桁以下の各桁のディジタル出力は
その桁に相応する横軸信号線およびその１桁上位の横軸
信号線の二つを入力する排他的論理和回路の出力とする
ことにより、ディジタル出力側に設けられる排他的論理
和回路は多段接続とする必要がなくなるので、変換速度
は低下しない。

〔実施例〕

次に本発明の実施例を図面を参照して説明する。

第ｌ図に本発明第一実施例のブロック構戊図を示す。本
実施例では４ビットのパイナリーコードを得るものであ
る。

本図において、人力端子Ｐ１より入力する一つのアナロ
グ入力電圧Ｗｉｎをそれぞれ異なるｌ６個の基準電圧Ｖ
ｒｅｆ，　−Ｖｒｅｆ．ｓと比較する１６個の比較回路
Ｃ。−ＣＩＳと、この比較回路Ｃ０〜ＣＩ５のアナログ
を組合せて入力する１４個のアンド回路Ａ。．〜Ａ，３
，と、このアンド回路の出力が縦軸信号線Ｙ．〜ＹＩＳ
ｂの各入力とされ、横軸信号線Ｘ。ＳＸｏｂ・・Ｘ，が
出力端子Ｐ２〜Ｐ５に接続するディジタル側の出力とさ
れ、この縦軸信号線と横軸信号線との交点の出力符号に
対応する位置に、破線の円内に拡大されたように標準電
圧Ｖｃｃで付勢されるトランジスタＴｒを含むスイッチ
素子としてのエンコーダ回路が接続されたマトリクス回
路Ｍｘとを備えている。

ここに本発明の特徴とするところは、ｎ番目のアンド回
路Ａｎの入力には、ｎ番目と一つおいたｎ千２番目との
それぞれの比較回路の出力が接続される。すなわち各ア
ンド回路には、それぞれ互いに奇数番目のものか、また
は互いに偶数番目の比較回路の出力が入力することにあ
る。さらにマトリクス回路ＭＸには、最下位２゜に相応
する２本の横軸信号線Ｘ。ａｓＸＯｂと、この最下位を
除く各桁２’　　　２”　、２’に相応する各１本の横
軸信号線Ｘ１〜ｘ３とが設けられ、この最下位に相応す
る横軸信号線Ｘ。ａＳＸＯｂの値を二つの人力とする排
他的論理和回路ＥＸＯＲ０の出力を端子Ｐ２から送出さ
れる最下位桁２゜のディジタル出力とする。最上位に相
応する１本の横軸信号線Ｘ，の出力を端子Ｐ５から送出
される最上位桁２３のディジタル出力とする。前記最下
位桁２°および最上位桁２３の各横軸信号線Ｘ　Ｇ　ａ
、Ｘ（ｌｂおよびｘ３を除く各桁２’　，２２の出力は
、マトリクス回路Ｍｘの相応する横軸信号線Ｌ　ＳＸ２
のそれぞれおよびその１桁上位の桁２”　、２’に相応
する横軸信号線Ｘ２、Ｘ３のそれぞれの値を二つの入力
とする排他的論理和回路Ｅ！ＸＯＲ　，およびｉＥｘＯ
Ｒｚの出力をそれぞれ２ｌおよび２２として端子Ｐ３お
よびＰ４からそれぞれ送出する。

次に第１図により、本実施例の動作を説明する。

７−１−０グ人力電圧Ｖｉｎが、基準電圧Ｖｒｅｆｓｂ
とＶｒｅｆｇ．との間にあるアナログ値であるとする。

本実施例で、奇数である５番目の回路は比較回路Ｃ，と
アンド回路Ａ，ｂとで構或されるので、人力電圧Ｖｉｎ
は各基準電圧ＶｒｅｆｓｂとＶｒｅｆ．，との間にあり
、アンド回路Ａｓｈの出力が“１″となり、他は“０”
となる。このためエンコードされるパターンは “０１００１”　　　　　　　　　　　　（１）となる
。

偶数である６番目の回路は比較回路Ｃ６とアンド回路Ａ
６１とで構或され、同様に入力電圧Ｖｉｎは各基準電圧
Ｖｒｅｆ，，とＶｒｅｆ６ａとの間にあり、アンド回路
Ａ。の出力が“１”となり、他は“０”となる。このた
めエンコードされるパターンは“０１１０１”　　　　
　　　　　　　　（２）これらは出力結合されるので、
結局得られたコードは “０１１０１”″　　　　　　　　　　　　　　（３）
となる。

このコードは第１図の右側の３個の排他的論理和回路に
それぞれ入力される。すなわち最下位のＢｘＯＲｏには
、″１″と″０が入力され、ＥＸ［ｌＲ　Ｉ　には“１
”と“１″が入力され、ＢＸＯＲ３には“１”と“０′
とが入力される。このため最下位桁２゜には端子Ｐ２を
介して“１”が送出され、以下同様に端子Ｐ３を介して
“０″が、また端子Ｐ４を介して“１”が出力され、端
子Ｐ５を介して排他的論理和回路と関係なく出力する。

これにより“０　１　０　１”″ となり、これは十進法の５である。

このように基準電圧Ｖｒｅｆを小さい順から０を含む偶
数番目のものと奇数番目のものとの２つのグループａ，
ｂにわけ、各アンド回路には各グループの比較回路の互
いに順となるものを比較するので、アンド回路が誤動作
を起こさない。またマトリクス回路の最小位桁に対応す
る横軸信号線はａグループに属するものとｂグループに
属するものとそれぞれ別にエンコードするよう冗長化し
て２本のものを用い、これを排他的論理和回路ＥｘＯＲ
ｏで２進化する。したがって、入力電圧が基準電圧のい
ずれかに近似しメタステーブル状態となっても、アンド
回路の誤動作の範囲が小さく、２進化する際の排他的論
理和回路は１段ですむ。

この動作をまとめると、表１のようになる。表１に示す
ように、最下位ビットを冗長化（２重化）したコードに
より、正常に二値化コードへの変換が行われる。

表１の最上欄の各項の各称は次の通りである。

Ａ項＝コード番号 Ｂ項＝エンコーダ入力 Ｃ項＝エンコード直後のコード Ｄ項＝排他的論理和演算後の二値化コード（以下本頁余
白） 表１ 次に、この構或における誤動作の耐性を考える。

まず、デュブリレックスモードの場合、奇数と偶数とに
分けた各素子の何れかが誤動作し、３個の連続するエン
コーダ入カ（４ａ、５ｂ、６ａがそれぞれ“１”）があ
ったものとする。この場合は各出力コード別にまとめた
ものを、表２に示す。

表２に示すように、誤差の最大は−２となり、非常に低
いものとなる。

表２の最上欄の各項の名称は、表１に示すもののほかは
下記による。

Ｅ項＝重なりあった出力 （以下本頁余白〉 表２ 表３ 次に、ミッンングモードの場合は、奇数グループと偶数
グループとに分けたうちの一方がメタステーブル状態と
なり、例えば奇数位のアンド回路の出力がすべて“０”
になったものとする。

しかし、実際には他方の素子では最下位動作電圧ＶＳＢ
のＡの値がシフトしているため、いずれかのアンド回路
は“１”を出力する。この場合の出力コード別にまとめ
たものを、表３に示す。

表３により判るように、この場合でも、誤差の最大は＋
２となり、非常に強い。

表３の最上欄の各項の名称は、表１に示すもののほかは
下記による。

Ｆ項＝出力 （以下本頁余白） 以上説明した第一実施例では４ビット出力のものであっ
たが、これを８ビットのものに拡張することができる。

第２図は、本発明第二実施例の８ビット出力のアナログ
・ディジタル変換器のマトリクス回路のディジタル側の
出力部分の接続図である。

本実施例においても、第一実施例のようにマトリクス回
路Ｍｘの最下位桁に相応する横軸信号線を符号Ｘ。．、
ＸＯｂのように冗長化して２本とし、これを排他的論理
和回路［ＥＸＯＲＯに入力し、２°桁のディジタル出力
として端子Ｐ２より送出する。

また最上位桁に相応する横軸信号線Ｘ７は２７桁のディ
ジタル出力として端子Ｐ９より送出する。

この中間の桁２１ないし２６のそれぞれには、横軸信号
線Ｘ，ないしＸ６のそれぞれと、各１桁上位の横軸信号
線Ｘ２ないしＸ，のそれぞれとを排他的論理和回路ＥＸ
ＯＲＩ　ないしＥＸＯＲｓにそれぞれ人力して、これら
排他的論理和回路の各出力を端子Ｐ３ないしＰ８よりそ
れぞれ送出するものである。

本第二実施例の８ビットアナログ・ディジタル変換器の
ビットパターンの例を、表４−１より表４−１１に示す
。

これらの表において、各最上欄の各項の名称は、表１に
示すもののほかは下記による。

Ｇ項＝エンコーダ・ビットパターン Ｈ項＝エンコード直後のビットパターンＪ項＝排他的論
理和演算後のビットパターン（以下本頁余白） 〔発明の効果〕 以上説明したように、本発明によれば、高速アナログ・
ディジタル変換器において、誤差に対す耐性が高く、か
つ高速動作に対ずる回Ｗ’ｌｒ構戊が実現できる。

最下位ビットが冗長化（２重化）されており、このため
回路規模は若干大きくなるが、誤動作防止の能力が向上
するので、デメリットにはならない。

【図面の簡単な説明】

第１図は本発明第一実施例のブロック構戊図。 第２図は本発明第二実施例のマトリクス回路出力側の接
続図。 第３図は従来例の基本回路図。 第４図は代表的なエラーモードの説明図。 第５図はグレイコード方式の説明図。 第６図は擬似グレイコード方式の説明図。 第７図はデュブレックス・グレイコード方式の説明図。 Ａｎ　ｉ　−　アンド回路、Ｃｎｉ・−・比較回路、Ｂ
ＸＯＲ１８Ｘ［］ＲＯ〜ＥＸＯＲ７・・・排他的論理和
回路、Ｍ×・・・マトリクス回路、Ｐ１〜Ｐ９・・・・
・・端子、Ｔｒ・・・トランジスタ、Ｖｃｃ・・・標準
電圧、Ｖｉｎ・・・アナログ入力電圧、Ｖｒｅｆ−Ｖｒ
ｅｆｎｉ・・・基準電圧、Ｘｏａ〜ｘ７・・・横軸信号
線、Ｙｏ４〜Ｙ　Ｉ　Ｓ　ｂ・・・縦軸信号線。

Claims (1)

1. 【特許請求の範囲】 １、一つのアナログ入力電圧をそれぞれ複数個の異なる
   基準電圧と比較する前記複数個の比較回路と、 この比較回路の出力を組合せて入力とする複数のアンド
   回路と、 このアンド回路の出力が縦軸信号線の各入力とされ、横
   軸信号線が出力とされ、この縦軸信号線とこの横軸信号
   線の交点の出力符号に対応する位置にスイッチ素子が接
   続されたマトリクス回路とを備えたアナログ・ディジタ
   ル変換器において、前記アンド回路のｎ番目の入力には
   前記比較回路のｎ番目の出力および前記比較回路のｎ＋
   ２番目の出力がそれぞれ接続され、 前記マトリクス回路には、最下位に相応する横軸信号線
   を２本、最下位を除く各桁に相応する横軸信号線をそれ
   ぞれ１本設け、 この２本の最下位に相応する横軸信号線の値を二つの入
   力とする排他的論理和出力を最下位桁のディジタル出力
   とし、 前記マトリクス回路の最上位に相応する１本の横軸信号
   線の出力を最上位桁のディジタル出力とし、 前記最下位桁および前記最上位桁を除く各桁の出力は、
   前記マトリクス回路のその桁に相応する横軸信号線およ
   びその１桁上位の桁に相応する横軸信号線の値をそれぞ
   れ二つの入力とする排他的論理和出力とする 接続を備えたことを特徴とするアナログ・ディジタル変
   換器。