JPH01204204A - 余弦等化回路 - Google Patents
余弦等化回路Info
- Publication number
- JPH01204204A JPH01204204A JP2778388A JP2778388A JPH01204204A JP H01204204 A JPH01204204 A JP H01204204A JP 2778388 A JP2778388 A JP 2778388A JP 2778388 A JP2778388 A JP 2778388A JP H01204204 A JPH01204204 A JP H01204204A
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- JP
- Japan
- Prior art keywords
- gain
- solitary wave
- cylinder
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野コ
この発明は例えば磁気ディスク装置に使用される余弦等
化回路、特に記録再生波形の孤立波半値幅をより細化す
る余弦等化回路に関するものである。
化回路、特に記録再生波形の孤立波半値幅をより細化す
る余弦等化回路に関するものである。
［従来の技術］
第４図は例えば「アイイーイーイー・トランザクション
ズ・オン・マグネティクス（ＩＥＥＥＴｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ）」ＭＡＧＩ ２
、 Ｖｏｌ、 Ｎｏ。
ズ・オン・マグネティクス（ＩＥＥＥＴｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ）」ＭＡＧＩ ２
、 Ｖｏｌ、 Ｎｏ。
６ （１９７６年１１月号）、第７４６頁に掲載されか
つ磁気ディスク装置に使用される従来の余弦等化回路を
示す回路図であり、そして第５図は第４図中の各部にお
ける信号の波形図である。第４図において、入力端子１
は整合用インピーダンス（その値をＺｏで表わす）２を
介して、特性インピーダンスＺｏおよび遅延時間Ｔｄを
有すると共に接地された中間端子を有する遅延線３の一
端（整合端）すなわちＡ点に接続され、この遅延線３の
他端（開方端）すなわちＢ点は加算器４の一方の入力端
子に接続されている。Ａ点は、また、反転バッファ５を
介して利得調整器６の一端に接続され、その他端が接地
されている。利得調整器６は例えば可変抵抗器であり、
その摺動子が加算器４の他方の入力端子すなわち６点に
接続されている。加算器４の出力は出力端子７から取り
出される。
つ磁気ディスク装置に使用される従来の余弦等化回路を
示す回路図であり、そして第５図は第４図中の各部にお
ける信号の波形図である。第４図において、入力端子１
は整合用インピーダンス（その値をＺｏで表わす）２を
介して、特性インピーダンスＺｏおよび遅延時間Ｔｄを
有すると共に接地された中間端子を有する遅延線３の一
端（整合端）すなわちＡ点に接続され、この遅延線３の
他端（開方端）すなわちＢ点は加算器４の一方の入力端
子に接続されている。Ａ点は、また、反転バッファ５を
介して利得調整器６の一端に接続され、その他端が接地
されている。利得調整器６は例えば可変抵抗器であり、
その摺動子が加算器４の他方の入力端子すなわち６点に
接続されている。加算器４の出力は出力端子７から取り
出される。
次に、第５図を参照して従来の余弦等化回路の動作を説
明する。第５図（ａ）に示す入力孤立波ｆ（ｔ＋Ｔｄ）
が入力端子１に入力されると、Ａ点には、まず第５図（
ｂ）に実線で示す入力孤立波ｆ（ｔ＋Ｔｄ）が現われる
。この入力孤立波ｆ（ｔ＋Ｔｄ）が遅延線３を通ると、
Ｂ点には第５図（ｃ）に示す孤立波ｆ（ｔ）が現われる
。Ａ点には、更に、入力孤立波ｒ（ｔ＋Ｔｄ）と、Ｂ点
で反射されて戻って来た、第５図（ｂ）に破線で示す反
射信号ｆ（ｔ−Ｔｄ）との和の信号ｆ（ｔ＋ Ｔｄ）
＋ ｆ（ｔ −Ｔｄ）が現われる。この和の信号ｆ Ｄ
＋ Ｔｄ） ＋ ｆ （ｔ −Ｔｄ）ハ、反転バッフ
ァ５で反転され、利得調整器でに／２倍され、加算器４
の他方の入力端子では第５図（ｄ）に示すＣ点波形とな
る。
明する。第５図（ａ）に示す入力孤立波ｆ（ｔ＋Ｔｄ）
が入力端子１に入力されると、Ａ点には、まず第５図（
ｂ）に実線で示す入力孤立波ｆ（ｔ＋Ｔｄ）が現われる
。この入力孤立波ｆ（ｔ＋Ｔｄ）が遅延線３を通ると、
Ｂ点には第５図（ｃ）に示す孤立波ｆ（ｔ）が現われる
。Ａ点には、更に、入力孤立波ｒ（ｔ＋Ｔｄ）と、Ｂ点
で反射されて戻って来た、第５図（ｂ）に破線で示す反
射信号ｆ（ｔ−Ｔｄ）との和の信号ｆ（ｔ＋ Ｔｄ）
＋ ｆ（ｔ −Ｔｄ）が現われる。この和の信号ｆ Ｄ
＋ Ｔｄ） ＋ ｆ （ｔ −Ｔｄ）ハ、反転バッフ
ァ５で反転され、利得調整器でに／２倍され、加算器４
の他方の入力端子では第５図（ｄ）に示すＣ点波形とな
る。
上述したように加算器４の一方の入力端子での信号がｒ
（ｔ）であるので、結局、加算器４の出力は第−Ｔｃ＋
）＋となる。この出力孤立波の波形から明らかなように
、振幅が半分になる点の幅すなわち半値幅が小さくなり
、波形の細化が行われている。このようにして、隣接波
形すなわち隣接ビットとの波形干渉を低減し、ピークシ
フトを減らし、データの記録再生回路のマージンを向上
させることが出来る。
（ｔ）であるので、結局、加算器４の出力は第−Ｔｃ＋
）＋となる。この出力孤立波の波形から明らかなように
、振幅が半分になる点の幅すなわち半値幅が小さくなり
、波形の細化が行われている。このようにして、隣接波
形すなわち隣接ビットとの波形干渉を低減し、ピークシ
フトを減らし、データの記録再生回路のマージンを向上
させることが出来る。
［発明が解決しようとする課題］
しかしながら、従来の余弦等化回路では、利得調整器の
利得が磁気ディスク （図示しない）上のシリンダ数に
関係なく設定されている。従って、孤立波の半値幅が大
きい磁気ディスクの内周シリンダに利得を設定すると、
内周より孤立波半値幅が小さい外周シリンダにおいては
過修正になり、波形のすその部分が振動し、不必要な擬
似ピークが発生し、マージンを低下させるなどの問題点
があった。さらに、外周シリンダに利得を設定すると、
内周シリンダでは波形が十分に細化されないという問題
点もあった。
利得が磁気ディスク （図示しない）上のシリンダ数に
関係なく設定されている。従って、孤立波の半値幅が大
きい磁気ディスクの内周シリンダに利得を設定すると、
内周より孤立波半値幅が小さい外周シリンダにおいては
過修正になり、波形のすその部分が振動し、不必要な擬
似ピークが発生し、マージンを低下させるなどの問題点
があった。さらに、外周シリンダに利得を設定すると、
内周シリンダでは波形が十分に細化されないという問題
点もあった。
この発明は、従来のこのような問題点を解決するために
なされたもので、記録再生時のシリンダに応じて利得調
整器の利得定数を変えることにより、内周シリンダから
外周シリンダの間で孤立波の半値幅を一様にすることが
できる余弦等化回路を得ることを目的とする。
なされたもので、記録再生時のシリンダに応じて利得調
整器の利得定数を変えることにより、内周シリンダから
外周シリンダの間で孤立波の半値幅を一様にすることが
できる余弦等化回路を得ることを目的とする。
［課題を解決するための手段］
この発明に係る余弦等化回路は、磁気ディスクから読み
出された入力孤立波を遅延させる遅延線と、この入力孤
立波の利得を調整する利得調整回路と、前記遅延された
入力孤立波と前記利得調整された入力孤立波とを加算す
る加算器と、前記磁気ディスクのシリンダ数と検出する
シリンダ数検出回路と、このシリンダ数検出回路により
検出されたシリンダ数に応じて、前記利得調整回路の利
得定数を指定して制御する利得制御指令回路とを備えた
ものである。
出された入力孤立波を遅延させる遅延線と、この入力孤
立波の利得を調整する利得調整回路と、前記遅延された
入力孤立波と前記利得調整された入力孤立波とを加算す
る加算器と、前記磁気ディスクのシリンダ数と検出する
シリンダ数検出回路と、このシリンダ数検出回路により
検出されたシリンダ数に応じて、前記利得調整回路の利
得定数を指定して制御する利得制御指令回路とを備えた
ものである。
［作用］
この発明においては、利得定数を自動的に変え、磁気デ
ィスクからの読み出し信号である孤立波の半値幅をシリ
ンダの内周から外周にわたって一様にすることができる
。
ィスクからの読み出し信号である孤立波の半値幅をシリ
ンダの内周から外周にわたって一様にすることができる
。
［実施例］
以下、この発明による余弦等化回路の一実施例を図面に
ついて説明する。
ついて説明する。
第１図は、この発明の一実施例を一部ブロック図で示す
回路図、第２Ａ図および第２Ｂ図は第１図に示した実施
例に用いられる利得調整回路を示す回路図、そして第３
図は第１図に示した実施例の動作を説明するための図で
ある。
回路図、第２Ａ図および第２Ｂ図は第１図に示した実施
例に用いられる利得調整回路を示す回路図、そして第３
図は第１図に示した実施例の動作を説明するための図で
ある。
第１図において、符号１〜５および７は第４図について
説明したものと全く同じなので、その説明を省略する。
説明したものと全く同じなので、その説明を省略する。
第４図中の利得調整器６に代る利得調整回路は、反転バ
ッファ５の出力側と０点の間に接続され、またその入力
側には利得定数を制御する利得制御指令回路９が接続さ
れている。この利得制御指令回路９の入力側にはシリン
ダ数を検出するシリンダ数検出回路１０が接続されてい
る。
ッファ５の出力側と０点の間に接続され、またその入力
側には利得定数を制御する利得制御指令回路９が接続さ
れている。この利得制御指令回路９の入力側にはシリン
ダ数を検出するシリンダ数検出回路１０が接続されてい
る。
次に、動作について説明する。
第３Ａ図に示すように、磁気ディスク装置（図示しない
）から読み出された再生出力の孤立波半値幅（同図の縦
軸）は、シリンダ（図示しない）の外周から内周に行く
につれ大きくなっている。
）から読み出された再生出力の孤立波半値幅（同図の縦
軸）は、シリンダ（図示しない）の外周から内周に行く
につれ大きくなっている。
また、第３Ｂ図に示すように、この孤立波半値幅は、利
得定数が大きくなるにつれ、小さくなっている。この発
明の余弦等化回路の出力端子７に与えられる出力信号は
、上述したように、で与えられる。従って、孤立波の半
値幅を小さくするには、第３Ｂ図から明らかなように、
利得定数ｋを大きくすればよい。
得定数が大きくなるにつれ、小さくなっている。この発
明の余弦等化回路の出力端子７に与えられる出力信号は
、上述したように、で与えられる。従って、孤立波の半
値幅を小さくするには、第３Ｂ図から明らかなように、
利得定数ｋを大きくすればよい。
以上の説明から明らかなように、内周シリンダでは利得
定数を大きく、外周シリンダでは小さくすればよい。
定数を大きく、外周シリンダでは小さくすればよい。
そこで、磁気ディスク （図示しない）に記録された信
号を位置信号読み出し用の磁気ヘッド （図示しない）
が読み出すと、このヘッドはシリンダを通過するごとに
基準シリンダ数を与える。そしてこの基準シリンダ数に
基づいて、記録信号の読み出し時には、シリンダ数検出
回路１０が磁気ディスクの内周、外周の変化に応じてシ
リンダ数を検出し、シリンダ数検出信号を利得制御指令
回路９に送出する。そうすると、利得制御指令回路９は
、利得調整回路８に利得制御指令回路を送出する。利得
調整回路８は、この利得制御指令信号に基づいて、シリ
ンダ数に応じた利得定数にで反転バッファ５からの孤立
波信号に利得を与え、これを、加算器４の他方の入力端
子に送出する。磁気ディスクから読み出された、入力端
子１における信号をｆ（ｔ＋Ｔｄ）とすると、従来例で
説明したように、加算器４の一方の入力端子にはｒ（ｔ
）が入力され、加算器４の他方の入力端子には上述した
利得される。一方、このようにして、加算器４の出力端
子７には、シリンダ数に応じて利得調整された信号 が得られる。
号を位置信号読み出し用の磁気ヘッド （図示しない）
が読み出すと、このヘッドはシリンダを通過するごとに
基準シリンダ数を与える。そしてこの基準シリンダ数に
基づいて、記録信号の読み出し時には、シリンダ数検出
回路１０が磁気ディスクの内周、外周の変化に応じてシ
リンダ数を検出し、シリンダ数検出信号を利得制御指令
回路９に送出する。そうすると、利得制御指令回路９は
、利得調整回路８に利得制御指令回路を送出する。利得
調整回路８は、この利得制御指令信号に基づいて、シリ
ンダ数に応じた利得定数にで反転バッファ５からの孤立
波信号に利得を与え、これを、加算器４の他方の入力端
子に送出する。磁気ディスクから読み出された、入力端
子１における信号をｆ（ｔ＋Ｔｄ）とすると、従来例で
説明したように、加算器４の一方の入力端子にはｒ（ｔ
）が入力され、加算器４の他方の入力端子には上述した
利得される。一方、このようにして、加算器４の出力端
子７には、シリンダ数に応じて利得調整された信号 が得られる。
第２図は第１図にブロック図で示した利得調整回路８の
具体例を示す回路図である。第２Ａ図はアナログスイッ
チを１個使用した２段切換の場合を示し、第２Ｂ図は複
数個のアナログスイッチを用いた渇きを示している。第
２Ａ図において、アナログスイッチ＾Ｓ１ には抵抗器
Ｒ２が直列に接続され、これらのアナログスイッチ＾Ｓ
１ と抵抗器Ｒ２に並列に抵抗器Ｒ１が接続され、この
並列回路の一端が接地され、他端に抵抗器Ｒｏが接続さ
れ、抵抗器Ｒ１とＲ８の接続点から出力が取り出される
。この場合の利得は、図かられかるように、アナログス
イッチの利得定数には２段であるが、第２Ｂ図のように
複数個のアナログスイッチ＾Ｓ１〜＾５ｎ−１を用い、
これに対応して抵抗器を増設すれば、より精密にシリン
ダ数に応じて利得定数ｋを変化させることができ、孤立
波を更に細かく細化することができる。
具体例を示す回路図である。第２Ａ図はアナログスイッ
チを１個使用した２段切換の場合を示し、第２Ｂ図は複
数個のアナログスイッチを用いた渇きを示している。第
２Ａ図において、アナログスイッチ＾Ｓ１ には抵抗器
Ｒ２が直列に接続され、これらのアナログスイッチ＾Ｓ
１ と抵抗器Ｒ２に並列に抵抗器Ｒ１が接続され、この
並列回路の一端が接地され、他端に抵抗器Ｒｏが接続さ
れ、抵抗器Ｒ１とＲ８の接続点から出力が取り出される
。この場合の利得は、図かられかるように、アナログス
イッチの利得定数には２段であるが、第２Ｂ図のように
複数個のアナログスイッチ＾Ｓ１〜＾５ｎ−１を用い、
これに対応して抵抗器を増設すれば、より精密にシリン
ダ数に応じて利得定数ｋを変化させることができ、孤立
波を更に細かく細化することができる。
［発明の効果］
以上説明したように、この発明は、磁気ディスクから読
み出された入力孤立波を遅延させる遅延線と、この入力
孤立波の利得を調整する利得調整回路と、前記遅延され
た入力孤立波と前記利得調整された入力孤立波とを加算
する加算器と、前記磁気ディスクのシリンダ数を検出す
るシリンダ数検出回路と、このシリンダ数検出回路によ
り検出されたシリンダ数に応じて、前記利得調整回路の
利得定数を指定して制御する利得制御指令回路とを備え
ているので、利得定数を記録再生シリンダに応じて自動
的に変化させ、内周のシリンダから外周のシリンダにか
けて、−様な細化孤立波の半値幅を得ることができ、従
って隣接ビットとの波形干渉を少なくし、ピークシフト
を軽減させることができる効果を奏する。
み出された入力孤立波を遅延させる遅延線と、この入力
孤立波の利得を調整する利得調整回路と、前記遅延され
た入力孤立波と前記利得調整された入力孤立波とを加算
する加算器と、前記磁気ディスクのシリンダ数を検出す
るシリンダ数検出回路と、このシリンダ数検出回路によ
り検出されたシリンダ数に応じて、前記利得調整回路の
利得定数を指定して制御する利得制御指令回路とを備え
ているので、利得定数を記録再生シリンダに応じて自動
的に変化させ、内周のシリンダから外周のシリンダにか
けて、−様な細化孤立波の半値幅を得ることができ、従
って隣接ビットとの波形干渉を少なくし、ピークシフト
を軽減させることができる効果を奏する。
第１図はこの発明の一実施例を一部ブロック図で示す回
路図、第２Ａ図および第２Ｂ図は第１図に示した実施例
における利得調整回路の具体例を示す回路図、第３Ａ図
および第３Ｂ図は孤立波半値幅の、磁気ディスクの内周
から外周に対する変化、および利得定数に対する変化を
示す図、第４図は従来の余弦等化回路を示す回路図、第
５図は第４図に示した余弦等化回路の動作を示す波形図
である。図において、 ３・・・遅延線、４・・・加算器、８・・・利得調整回
路、９・・・利得制御指令回路、１０・・・シリンダ数
検出回路。 なお、各図中、同一符号は同−又は相当部分を示す。 ４ 、 乃口育ネ乱 昂４図 手続補正書 昭和６３年７ 月１２日
路図、第２Ａ図および第２Ｂ図は第１図に示した実施例
における利得調整回路の具体例を示す回路図、第３Ａ図
および第３Ｂ図は孤立波半値幅の、磁気ディスクの内周
から外周に対する変化、および利得定数に対する変化を
示す図、第４図は従来の余弦等化回路を示す回路図、第
５図は第４図に示した余弦等化回路の動作を示す波形図
である。図において、 ３・・・遅延線、４・・・加算器、８・・・利得調整回
路、９・・・利得制御指令回路、１０・・・シリンダ数
検出回路。 なお、各図中、同一符号は同−又は相当部分を示す。 ４ 、 乃口育ネ乱 昂４図 手続補正書 昭和６３年７ 月１２日
Claims (1)
- １、磁気ディスクから読み出された入力孤立波を遅延さ
せる遅延線と、この入力孤立波の利得を調整する利得調
整回路と、前記遅延された入力孤立波と前記利得調整さ
れた入力孤立波とを加算する加算器と、前記磁気ディス
クのシリンダ数を検出するシリンダ数検出回路と、この
シリンダ数検出回路により検出されたシリンダ数に応じ
て、前記利得調整回路の利得定数を指定して制御する利
得制御指令回路とを備えたことを特徴とする余弦等化回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2778388A JPH01204204A (ja) | 1988-02-10 | 1988-02-10 | 余弦等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2778388A JPH01204204A (ja) | 1988-02-10 | 1988-02-10 | 余弦等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204204A true JPH01204204A (ja) | 1989-08-16 |
Family
ID=12230574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2778388A Pending JPH01204204A (ja) | 1988-02-10 | 1988-02-10 | 余弦等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204204A (ja) |
-
1988
- 1988-02-10 JP JP2778388A patent/JPH01204204A/ja active Pending
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