JPH01204294A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01204294A JPH01204294A JP63026893A JP2689388A JPH01204294A JP H01204294 A JPH01204294 A JP H01204294A JP 63026893 A JP63026893 A JP 63026893A JP 2689388 A JP2689388 A JP 2689388A JP H01204294 A JPH01204294 A JP H01204294A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、特に半導体メ
モリの電流型センスアンプに関するものである。
モリの電流型センスアンプに関するものである。
〔従来の技術）
第４図は従来の電流型ヒンスアンブを示す回路図である
。図において、１はセンスアンプ、２はインバータであ
り、インバータ２はｐ型ＭＯ８トランジスタ（以下ｐ−
Ｍ ＯＳ Ｔと略す）３及び０１１１ＭＯ３トランジス
タ（以下ｎ−ＭＯ３Ｔと略す）４により構成されている
。インバー９２の出力はｎ−ＭＯ３Ｔ５及び６のゲート
に接続されている。
。図において、１はセンスアンプ、２はインバータであ
り、インバータ２はｐ型ＭＯ８トランジスタ（以下ｐ−
Ｍ ＯＳ Ｔと略す）３及び０１１１ＭＯ３トランジス
タ（以下ｎ−ＭＯ３Ｔと略す）４により構成されている
。インバー９２の出力はｎ−ＭＯ３Ｔ５及び６のゲート
に接続されている。
ｎ−ＭＯ８Ｔ５はドレインが高電位側に、ソースがイン
バータ２の入力に各々接続され、ＯＮすることによりソ
ースとインバータ２の入力との共通接続点であるノード
７の電位を“１−ビ′にしようとりる。ｎ−ＭＯ３Ｔ６
はドレインがｐ−ＭＯ３Ｔ８のドレインに、ソースがノ
ード７に各々接続されティる。そして、ｎ −Ｍ ＯＳ
−ｒ ６及びｐ−ＭＯ３Ｔ８のドレイン共通接続点を
ノード９としている。ｐ−ｖｏｓＴｓはゲートが接地さ
れ、ソースが高電位側に各々接続されている。
バータ２の入力に各々接続され、ＯＮすることによりソ
ースとインバータ２の入力との共通接続点であるノード
７の電位を“１−ビ′にしようとりる。ｎ−ＭＯ３Ｔ６
はドレインがｐ−ＭＯ３Ｔ８のドレインに、ソースがノ
ード７に各々接続されティる。そして、ｎ −Ｍ ＯＳ
−ｒ ６及びｐ−ＭＯ３Ｔ８のドレイン共通接続点を
ノード９としている。ｐ−ｖｏｓＴｓはゲートが接地さ
れ、ソースが高電位側に各々接続されている。
１０はｐ−ＭＯ８Ｔ１１及びｎ−ＭＯ８Ｔ１２より成る
出力段のインバータでおり、入力がノード９に接続され
、出力をノード１３としている。
出力段のインバータでおり、入力がノード９に接続され
、出力をノード１３としている。
１４はビット線１５に直列に接続されたｎ−ＭＯ８Ｔで
あり、ゲートに接続されているワード線が１」′′にな
った時に、ＯＮするが否かにより０″又は１″を記憶す
るメ七すセル群のうちの１つを示す。
あり、ゲートに接続されているワード線が１」′′にな
った時に、ＯＮするが否かにより０″又は１″を記憶す
るメ七すセル群のうちの１つを示す。
次に動作について説明する。ノード７がＬ″の場合、イ
ンバータ２はＨ１１を出力し、この”１１”がｎ−ＭＯ
８Ｔ５及び６のゲートに人力されるため、ｎ−ＭＯ８Ｔ
５及び６はＯＮＬ、ノード７の電位は°’ＩＩ”に上背
しようどする。しかし、ノード７の電位がインバータ２
の反転電位以上になるとインバータ２はＬ″を出力し、
この°“Ｌ″がｎ−ＭＯ３Ｔ５及び６のゲートに入力さ
れｎ−ＭＯ８Ｔ５及び６はＯＦＦするので、ノード７の
電位はインバータ２の反転電位以上にならない。
ンバータ２はＨ１１を出力し、この”１１”がｎ−ＭＯ
８Ｔ５及び６のゲートに人力されるため、ｎ−ＭＯ８Ｔ
５及び６はＯＮＬ、ノード７の電位は°’ＩＩ”に上背
しようどする。しかし、ノード７の電位がインバータ２
の反転電位以上になるとインバータ２はＬ″を出力し、
この°“Ｌ″がｎ−ＭＯ３Ｔ５及び６のゲートに入力さ
れｎ−ＭＯ８Ｔ５及び６はＯＦＦするので、ノード７の
電位はインバータ２の反転電位以上にならない。
ノード７の電位がインバータ２の反転電位以上になった
とすると、ノード７からビット線１５及びｎ−ＭＯ８Ｔ
Ｉ ４を通じＧＮＤ側に電流が流れノード７の電位は低
くなる。これはｎ−ＭＯ８Ｔ１４がＯＮしている場合は
ちらろん、ＯＦＦの状態でもリーク電流によりＧＮＤ側
にわずかな電流パスができるためである。そして、ノー
ド７の電位が低くなっていさ、インバータ２の反転電位
以下になるとインバータ２は゛トビ′を出力し、この”
ｌ−１”がｎ −Ｍ ＯＳ −ｒ ５及び６のゲー１
〜に入力されｎ−ＭＯ３Ｔ５及び６はＯＮするので、ノ
ード７の電位はインバータ２の反転電位以下にならない
。このように、ノード７の°電位はほぼインバータ２の
反転電位に自己バイアスされる。
とすると、ノード７からビット線１５及びｎ−ＭＯ８Ｔ
Ｉ ４を通じＧＮＤ側に電流が流れノード７の電位は低
くなる。これはｎ−ＭＯ８Ｔ１４がＯＮしている場合は
ちらろん、ＯＦＦの状態でもリーク電流によりＧＮＤ側
にわずかな電流パスができるためである。そして、ノー
ド７の電位が低くなっていさ、インバータ２の反転電位
以下になるとインバータ２は゛トビ′を出力し、この”
ｌ−１”がｎ −Ｍ ＯＳ −ｒ ５及び６のゲー１
〜に入力されｎ−ＭＯ３Ｔ５及び６はＯＮするので、ノ
ード７の電位はインバータ２の反転電位以下にならない
。このように、ノード７の°電位はほぼインバータ２の
反転電位に自己バイアスされる。
そして、ｎ−ＭＯ８Ｔ１４のゲートに’ ｌ−１”が入
力されることによりｎ−ＭＯ３ＴＩ ４がＯＮするとノ
ード７の電位が下がり、ｎ−ＭＯ３Ｔ６はＯＮＬ、ｎ−
ＭＯ８Ｔ６．ノード７、ビット線１５及びｎ−ＭＯＳ−
ｒ’１４を通じ電流が流れ、インバータ１０の入ツノで
あるノード９がＬ″となるためインバータ１０の出力で
あるノード１３は“′Ｈ″となる。
力されることによりｎ−ＭＯ３ＴＩ ４がＯＮするとノ
ード７の電位が下がり、ｎ−ＭＯ３Ｔ６はＯＮＬ、ｎ−
ＭＯ８Ｔ６．ノード７、ビット線１５及びｎ−ＭＯＳ−
ｒ’１４を通じ電流が流れ、インバータ１０の入ツノで
あるノード９がＬ″となるためインバータ１０の出力で
あるノード１３は“′Ｈ″となる。
一方、ｎ−ＭＯ８Ｔ１４のゲートにＬ″が入力されるこ
とによりｎ−ＭＯ８Ｔ１４がＯＦＦするとノード７の電
位が一ヒ昇し、ｎ−ＭＯ３Ｔ６はＯＦＦするので、イン
バータ１０の入力が’ Ｈ”となるためインバータ１０
の出力であるノード１３は′Ｌ″となる。
とによりｎ−ＭＯ８Ｔ１４がＯＦＦするとノード７の電
位が一ヒ昇し、ｎ−ＭＯ３Ｔ６はＯＦＦするので、イン
バータ１０の入力が’ Ｈ”となるためインバータ１０
の出力であるノード１３は′Ｌ″となる。
従来の電流型センスアンプは以上のように構成されてい
るので、ｎ−ＭＯ８ＴＩ ４がＯＮするとｎ−ＭＯ８Ｔ
６もＯＮＬ、、インバータ１０の入力であるノード９の
電位は低くなる。しかし、前述のようにノード７の電位
はほぼインバータ２の反転電位に自己バイアスされてい
るため、ノード９の電位もほぼインバータ２の反転電位
程度にしか低下せず、インバータ１０の入力であるＬ″
は完全にＯ■にはならない。このためトランジスタ１４
がＯＮＬでいる場合、インバータ１０を構成するｍｌ−
Ｍ０８Ｔ１２は完全に０ＦＦｔ！ず、インバータ１０の
電源とＧＮＤ間に常に貫通電流が流れており、消費電力
が大きいという問題点があった。
るので、ｎ−ＭＯ８ＴＩ ４がＯＮするとｎ−ＭＯ８Ｔ
６もＯＮＬ、、インバータ１０の入力であるノード９の
電位は低くなる。しかし、前述のようにノード７の電位
はほぼインバータ２の反転電位に自己バイアスされてい
るため、ノード９の電位もほぼインバータ２の反転電位
程度にしか低下せず、インバータ１０の入力であるＬ″
は完全にＯ■にはならない。このためトランジスタ１４
がＯＮＬでいる場合、インバータ１０を構成するｍｌ−
Ｍ０８Ｔ１２は完全に０ＦＦｔ！ず、インバータ１０の
電源とＧＮＤ間に常に貫通電流が流れており、消費電力
が大きいという問題点があった。
この発明は、上Ｊのような問題点を解決するためになさ
れたもので、貫通電流の流れる期間を制限し低消費電力
化した半導体集積回路装置を得ることを目的とする。
れたもので、貫通電流の流れる期間を制限し低消費電力
化した半導体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、自己バイアスに
よりほぼ一定電位に保持される第１の端子を右し、該第
１の端子から一定値以上の電流が流出するか否かにより
出力段のインバータを介しｌ−１”又は°“ｌ Ｉ＋を
出力するセンスアンプと、メモリセルが接続され情報読
み出し時に前記メモリセルの記憶内容に応じ当該メモリ
セルを介し電流パスができるビット線とを備えた半導体
集積回路装置において、前記出力段のインバータの電源
供給経路にスイッチング手段を設けた構成とし【いる。
よりほぼ一定電位に保持される第１の端子を右し、該第
１の端子から一定値以上の電流が流出するか否かにより
出力段のインバータを介しｌ−１”又は°“ｌ Ｉ＋を
出力するセンスアンプと、メモリセルが接続され情報読
み出し時に前記メモリセルの記憶内容に応じ当該メモリ
セルを介し電流パスができるビット線とを備えた半導体
集積回路装置において、前記出力段のインバータの電源
供給経路にスイッチング手段を設けた構成とし【いる。
この発明におけるスイッチング手段は、ＯＦＦすること
により出力段のインバータの電源とＧＮ１〕闇に流れる
貫通電流をカットする。
により出力段のインバータの電源とＧＮ１〕闇に流れる
貫通電流をカットする。
第１図は、この発明の一実施例である半導体集積回路装
置における電流型センスアンプを示す回路図で・ある。
置における電流型センスアンプを示す回路図で・ある。
図においで、第４図に示す従来回路との相違点は、イン
バータ１０を構成するｎ−ＭＯ８Ｔ１２と接地ｊ１１に
貫通電流制限用トランジスタであるｎ−ＭＯ３Ｔ１６を
設けたことである。
バータ１０を構成するｎ−ＭＯ８Ｔ１２と接地ｊ１１に
貫通電流制限用トランジスタであるｎ−ＭＯ３Ｔ１６を
設けたことである。
その他の構成は第４図の従来回路と同様である。
上記構成において、ノード７がほぼインバータ２０反転
型位に自己バイアスされる動作は第４図の従来回路と同
様である。
型位に自己バイアスされる動作は第４図の従来回路と同
様である。
次ｔこ、ｎ−ＭＯ８１’１４１７）ゲートニ゛トビ′あ
るいは“Ｌ′°が入力された場合、インバータ１０に流
れるｖ４通電流の期間を制限する動作について説明１Ｊ
る。前ｊホのようにｎ−ＭＯ８Ｔ１４のゲートに”ＩＩ
”が入力されるとｎ−ＭＯ８Ｔ１４がＯＮ覆ることによ
りｎ−ＭＯ８Ｔ６．ノード７、ピッ１へ線１５及びｎ−
ＭＯ３Ｔ１４を通じ゛電流が流れノード９の電位が低下
する。この場合、ｎ−ＭＯ３Ｔ１６のゲートに°Ｌ″を
入力しておくと、ｎ−ＭＯ３Ｔ１６は０ＦＦＬ、上記期
間中には貫通′電流は流れない。次に、ｎ−ＭＯ３Ｔ１
４のベースに°Ｌ″が入力されると、ノード９の電位は
前述のように“ｌ−１”になる。そして、出力が必要な
時（例えば出力段のラッチの切換時）に、ｎ−ｆｖｌＯ
８Ｔ１６のゲートに’ ｌ−１”を入力し、ｎ−ＭＯＳ
”ｒ１６をＯＮにして出力を取り出１！ばよい。」ニ）
小の場合、最しＬ１流′市流の流れる１１１１間が短か
くでさ、最も低消費電力化が図れる。そして、貫通電流
をカットＪ−る期間はｎ−ＭＯ８Ｔ１６のゲートに入力
する°°ｌド′及び“Ｌ″のタイミングにＪ、り自由に
設定できる。
るいは“Ｌ′°が入力された場合、インバータ１０に流
れるｖ４通電流の期間を制限する動作について説明１Ｊ
る。前ｊホのようにｎ−ＭＯ８Ｔ１４のゲートに”ＩＩ
”が入力されるとｎ−ＭＯ８Ｔ１４がＯＮ覆ることによ
りｎ−ＭＯ８Ｔ６．ノード７、ピッ１へ線１５及びｎ−
ＭＯ３Ｔ１４を通じ゛電流が流れノード９の電位が低下
する。この場合、ｎ−ＭＯ３Ｔ１６のゲートに°Ｌ″を
入力しておくと、ｎ−ＭＯ３Ｔ１６は０ＦＦＬ、上記期
間中には貫通′電流は流れない。次に、ｎ−ＭＯ３Ｔ１
４のベースに°Ｌ″が入力されると、ノード９の電位は
前述のように“ｌ−１”になる。そして、出力が必要な
時（例えば出力段のラッチの切換時）に、ｎ−ｆｖｌＯ
８Ｔ１６のゲートに’ ｌ−１”を入力し、ｎ−ＭＯＳ
”ｒ１６をＯＮにして出力を取り出１！ばよい。」ニ）
小の場合、最しＬ１流′市流の流れる１１１１間が短か
くでさ、最も低消費電力化が図れる。そして、貫通電流
をカットＪ−る期間はｎ−ＭＯ８Ｔ１６のゲートに入力
する°°ｌド′及び“Ｌ″のタイミングにＪ、り自由に
設定できる。
第２図はこの発明の他の実施例を承り回路図である。第
１図の実施例との相）を点は、インパーク１０の出力に
ｎ−ＭＯ８丁１７をさらに接続したことである。ｎ−Ｍ
Ｏ３Ｔ１４のゲートニ” ｌ−”が入力されると前）小
のようにノード９の電（＆が−Ｌ響してくる。この場合
、ｎ−ＭＯ８ｒ１６がＯＮしていな（〕ればｎ−ＭＯ８
Ｔ１２のソースは接地されない。そのためインバータ１
０の出力であるノード１３は完全に接地レベルに４【ら
ない。この場合、インバータ１０の出力を入力とする回
路を次段に直接接続すると誤動作等の原因となる。そこ
で、ｎ−ＭＯ８Ｔ１７を設け、ｎ−ＭＯ８ＴＩ６が０に
Ｆの場合はｎ−ＭＯ８Ｔ１７も０ＦＦＦあるようにゲー
トに信号を与え、インバータ１０の出力を高インピーダ
ンス状態にし、次段回路への影響を排除することにした
。
１図の実施例との相）を点は、インパーク１０の出力に
ｎ−ＭＯ８丁１７をさらに接続したことである。ｎ−Ｍ
Ｏ３Ｔ１４のゲートニ” ｌ−”が入力されると前）小
のようにノード９の電（＆が−Ｌ響してくる。この場合
、ｎ−ＭＯ８ｒ１６がＯＮしていな（〕ればｎ−ＭＯ８
Ｔ１２のソースは接地されない。そのためインバータ１
０の出力であるノード１３は完全に接地レベルに４【ら
ない。この場合、インバータ１０の出力を入力とする回
路を次段に直接接続すると誤動作等の原因となる。そこ
で、ｎ−ＭＯ８Ｔ１７を設け、ｎ−ＭＯ８ＴＩ６が０に
Ｆの場合はｎ−ＭＯ８Ｔ１７も０ＦＦＦあるようにゲー
トに信号を与え、インバータ１０の出力を高インピーダ
ンス状態にし、次段回路への影響を排除することにした
。
−［記実施例ではセンスアンプ１を単体で用いたが、メ
モリセルに対ηる同じワード信号に対し力うｌ＼を選択
するため第３図で示すようにセンスアンプ１を複数個用
いる場合には、出ツノ段にラッチ１つを設けることに３
」；す、センスアンプ１の出力段のインバータ１０の出
力端に接続したｎ−ＭＯ８Ｔ１７をカラム選択用のヒレ
フタとして使用することができる。
モリセルに対ηる同じワード信号に対し力うｌ＼を選択
するため第３図で示すようにセンスアンプ１を複数個用
いる場合には、出ツノ段にラッチ１つを設けることに３
」；す、センスアンプ１の出力段のインバータ１０の出
力端に接続したｎ−ＭＯ８Ｔ１７をカラム選択用のヒレ
フタとして使用することができる。
なお、Ｌ記実施例ではセンスアンプ１が直接ビット線１
５に接続されているが、ビット線１５とセンスアンプ１
の間にビット線選択用トランスミッションゲートを設け
た場合でも同様の効果が冑られる。
５に接続されているが、ビット線１５とセンスアンプ１
の間にビット線選択用トランスミッションゲートを設け
た場合でも同様の効果が冑られる。
また、ｎ−ＭＯ３Ｔ１６を高電位側に介挿してら同様の
効果が得られる。
効果が得られる。
また、「）〜ＭＯ８Ｔ１６及び１７の両方、あるいは一
方をｐ−ＭＯ８Ｔで構成してもよく、この場合にも上記
実施例と同様の効果が１９られる。
方をｐ−ＭＯ８Ｔで構成してもよく、この場合にも上記
実施例と同様の効果が１９られる。
また、上記実施例ではセンスアンプ１を０ＭＯ８で構成
したが、これをＮＭＯ３Ｆ描成しても同様の効果が得ら
れる。
したが、これをＮＭＯ３Ｆ描成しても同様の効果が得ら
れる。
また、センスアンプ１を構成しているトランジスタと電
瞭間あるいは接地間に余分な電流をカットして消￥ｉ電
力を軽減さけるための各種パワーカット川のトランジス
タを介１１１１シた場合に適用しても同様の効果が得ら
れる。
瞭間あるいは接地間に余分な電流をカットして消￥ｉ電
力を軽減さけるための各種パワーカット川のトランジス
タを介１１１１シた場合に適用しても同様の効果が得ら
れる。
（発明の効果〕
以上のようにこの発明によれば、出力段のインバータの
電源供給経路にスイッチング手段を設け、このスイッチ
を０Ｎ１０ＦＦさＶることにより出力インバータの電源
とＧ Ｎ Ｄどの間に流れるし１通電流朋間を調整でき
るようにしたので、半導体集積回路装置の低量でダミ力
化が図れるという効果がある。
電源供給経路にスイッチング手段を設け、このスイッチ
を０Ｎ１０ＦＦさＶることにより出力インバータの電源
とＧ Ｎ Ｄどの間に流れるし１通電流朋間を調整でき
るようにしたので、半導体集積回路装置の低量でダミ力
化が図れるという効果がある。
第１図はこの発明の一実施例である半導体集積回路装置
を示づ回路図、第２図及び第３図はこの発明の他の実施
例を示す回路図、第４図は従来の半導体集積回路装置を
承り回路図である。 図において、１はセンスアンプ、７はノード、１０はイ
ンバータ、１４はメモリ廿ル、１５はビット・線、１６
はｔ］通電流制限用トランジスタである。 なお、各図中向−符シウは同一または相当部分を示づ。
を示づ回路図、第２図及び第３図はこの発明の他の実施
例を示す回路図、第４図は従来の半導体集積回路装置を
承り回路図である。 図において、１はセンスアンプ、７はノード、１０はイ
ンバータ、１４はメモリ廿ル、１５はビット・線、１６
はｔ］通電流制限用トランジスタである。 なお、各図中向−符シウは同一または相当部分を示づ。
Claims (1)
- （１）自己バイアスによりほぼ一定電位に保持される第
１の端子を有し、該第１の端子から一定値以上の電流が
流出するか否かにより出力段のインバータを介し“Ｈ”
又は“Ｌ”を出力するセンスアンプと、メモリセルが接
続され情報読み出し時に前記メモリセルの記憶内容に応
じ当該メモリセルを介し電流パスができるビット線とを
備えた半導体集積回路装置において、 前記出力段のインバータの電源供給経路にスイッチング
手段を設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2689388A JP2549686B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2689388A JP2549686B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204294A true JPH01204294A (ja) | 1989-08-16 |
| JP2549686B2 JP2549686B2 (ja) | 1996-10-30 |
Family
ID=12205927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2689388A Expired - Fee Related JP2549686B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549686B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745090A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体記憶集積回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130884A (en) * | 1980-03-14 | 1981-10-14 | Toshiba Corp | Semiconductor memory device |
| JPS57186293A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor storing unit |
| JPS5924493A (ja) * | 1982-07-30 | 1984-02-08 | Nec Corp | センス・アンプ回路 |
| JPS6161297A (ja) * | 1984-08-31 | 1986-03-29 | Hitachi Ltd | メモリ読出回路 |
| JPS6299980A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 信号伝送装置 |
| JPS62140292A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリ |
-
1988
- 1988-02-08 JP JP2689388A patent/JP2549686B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130884A (en) * | 1980-03-14 | 1981-10-14 | Toshiba Corp | Semiconductor memory device |
| JPS57186293A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor storing unit |
| JPS5924493A (ja) * | 1982-07-30 | 1984-02-08 | Nec Corp | センス・アンプ回路 |
| JPS6161297A (ja) * | 1984-08-31 | 1986-03-29 | Hitachi Ltd | メモリ読出回路 |
| JPS6299980A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | 信号伝送装置 |
| JPS62140292A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745090A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体記憶集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2549686B2 (ja) | 1996-10-30 |
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| S111 | Request for change of ownership or part of ownership |
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